可編程奇偶校驗及比較電路的製作方法
2023-10-10 04:30:19 2
專利名稱：可編程奇偶校驗及比較電路的製作方法
本申請涉及共同擁有的同時提出的美國專利申請1.序列號575312、存檔號FI995-077，名稱為「現場可編程存儲器陣列」；2.序列號575422、存檔號FI995-140，名稱為「在採用單單元寫埠的存儲器陣列中一種實現寫、初始化和復位的系統」。
上述有關的美國專利中請中涉及「最佳實施方式說明」的章節及附圖明顯地作為本文的參考。
本發明一般性涉及數據存儲器，並且更具體地涉及具有關聯可編程路由選擇及控制資源的可編程存儲器陣列。本發明尤其涉及用於可編程存儲器陣列的可編程奇偶校驗及比較電路。
序列號為575312，存檔號為FI995-077，名稱為「現場可編程存儲器陣列」的相關申請提出一種可編程存儲器陣列。為了實現選擇性的可配置數據存儲結構(即，具有可變的寬度和/或深度)以及實現數據存取技術(即，簡單讀/寫、後進先出(LIFO)、先進先出FIFO或者翻轉數據線操作)，該建議的可編程存儲器陣列和可編程路由選擇及控制資源關聯。
奇偶性是和數據完整校驗操作有關的一個術語。基於奇偶性對數據完整性進行校驗的電路通常既包括在存儲器裡也包括在邏輯電路裡。普通的奇偶操作包括奇偶位生成和奇偶校驗。奇偶位生成指的是對一個奇偶校驗位進行計算，該位可以和一組供以後參照的二進位數字相關。根據存儲器結構計算奇偶校驗位使得所有數字(包括該奇偶校驗位)之和或者為奇數或者為偶數。奇偶校驗是把先前確定的奇偶校驗位和重新計算的奇偶校驗位進行比較的操作。例如，在把數據寫進存儲器之前最初生成的奇偶校驗位可以和以後從存儲器裡讀出同一字後重新計算的奇偶校驗位進行比較，以作為一種確保該數據在存儲於存儲器期間或者在向存儲器傳入和從存儲器傳出中未形成錯誤的手段。數據錯誤可由信號噪聲、電源噪聲或者諸如α粒子射線或宇宙射線的射線引起。
常規的奇偶電路適合於和專用於其所服務的存儲器電路的數據存儲結構。例如，數據存儲結構通常規定奇偶性是奇數還是為偶數。因此，常規奇偶電路的特點是為奇數奇偶性或者偶數奇偶性中的一種。作為進一步的例子，常規奇偶電路的輸入和輸出是固定的，這是因為進出奇偶電路的數據流取決於預先確定的數據存儲結構；不能提供路由選擇靈活性。另外，常規奇偶電路僅用於奇偶性操作而不向支持存儲器的外部電路提供其它非奇偶性的邏輯功能。
對於具有選擇性可配置數據存儲結構的可編程存儲器陣列需要一種具有選擇性可配置的奇偶校驗電路，從而可以按照數據存儲結構靈活地編程實現不同的奇偶操作以及實現奇偶I/O路由選擇。
上述有關涉及可編程存儲器陣列的申請還建議把現場可編程門陣列(FPGA)和可編程存儲器陣列合併到一塊集成電路裡。FPGA是一種特殊的自由邏輯單元陣列，其具有用於互連各單元和/或用於提供該陣列的數據輸入端和輸出端的現場可編程互連網絡。FPGA的邏輯單元可以配置成提供比較功能。但是，把這些邏輯單元用在多位比較上是邏輯單元的一種相對低效的使用。因此，在由FPGA和可編程存儲器陣列組成的集成電路裡，需要具有由可編程存儲器陣列實現的可編程奇偶校驗及比較電路，並且需要能夠可編程地配置成可選擇性地提供奇偶性功能或者非奇偶性比較功能，並且還需要可配置為能靈活地在存儲器陣列內為奇偶數據選擇路由以及在存儲器陣列和FPGA之間為非奇偶比較數據選擇路由。
本發明的一個目的是提供一種可選擇性配置的可編程奇偶校驗及比較電路。
本發明的一個目的是為可編程存儲器陣列提供一種可編程奇偶校驗及比較電路。
本發明的另個目的是為由一個可編程存儲器陣列和一個FPGA組成的集成電路提供一種可編程奇偶校驗及比較電路，該奇偶校驗電路向該可編程存儲器陣列提供奇偶性功能並且向FPGA提供非奇偶比較功能。
本發明面對可編程奇偶校驗及比較電路。該可編程奇偶校驗及比較電路包括第一輸入端組，從第三和第四輸入端中可編程選擇的第二輸入端組，以及一個用於基於第一和第三輸入端組選擇性地提供一個奇偶校驗位以及用於基於第一和第四輸入端組選擇性地提供一個比較位的電路。在本發明的一種情況下奇偶性類型可配置為奇數或者偶數。
在本發明的另一種情況裡，該可編程奇偶校驗及比較電路被合併到一個具有多個存儲塊的存儲器陣列、一個用於對和從該存儲器陣列傳送數據的主I/O總線、一個用於在陣列內的存儲塊之間傳送數據的輔助I/O總線，並且該可編程奇偶校驗及比較電路還包括一個奇偶輸入路由選擇電路、一個奇偶性/比較電路以及一個奇偶輸出路由選擇電路。
在本說明書的結束部分具體地指出並且明確地申請本發明的主題。而本發明可以通過參考對其最佳實施方式及其附圖的詳細說明得到最好的了解，附圖是
圖1是包括本發明的可編程奇偶校驗電路的一種示範可編程存儲器陣列的一部分的方塊圖。
圖2A是本發明的示範可編程奇偶/比較電路的方塊圖。
圖2B是本發明的主輸入多路復用器的示意圖。
圖3是圖2的示範可編程奇偶/比較電路的示意圖。
圖4是圖1中所示的可編程奇偶校驗電路的示範示意圖。
圖1是一個示範可編程存儲器陣列10的一部分的方塊圖，該陣列10在相關的序列號575312申請、存檔號FI995-077、與本發明相結合的名稱為「現場可編程存儲器陣列」中得到說明。該可編程存儲器陣列10在相關的已作為本文參考文獻的申請中得到詳細地說明，在本文中將僅說明為表達本發明和該可編程存儲器陣列10的關系所需的內容。
參照圖1，存儲器子陣列12包括排列成M行N列陣列的多個存儲器單元。存儲器子陣列12提供M個存儲字，每個字為N位寬。出於清晰的目的，圖1僅表示一個存儲器子陣列12，但應該理解可編程存儲器陣列10包括多個類似的存儲器子陣列12，以便為實現各種不同的存儲器配置和運行模式進行選擇性的編程。
通過主I/O總線20、相關的內連線路22及24、I/O塊18、輔助I/O總線26、I/O路由選擇矩陣16和位線路由選擇矩陣14裝置從和向存儲器子陣列12傳播數據。主I/O總線20提供可編程存儲器陣列10和可編程存儲器陣列10的外部電路(未示出)之間的連接。例如，集成電路上和該可編程存儲器陣列組合在一起的FPGA。I/O塊18提供主I/O總線20和輔助I/O總線26之間的選擇性連接。和存儲器子陣列12相關的I/O路由選擇矩陣16提供輔助I/O總線26和位線路由選擇矩陣14之間的選擇性連接。位線路由矩陣14通過提供對和該陣列相關的不同功能位線15(圖中僅示出一條)，例如讀位線、寫位線等，的選擇性連接控制對存儲器子陣列12的直接存取。位線15設置為可編程分層結構，可包括本地位線、半全局位線和全局位線。可編程存儲器各個部件的細節在作為參考文獻的可編程存儲器申請中敘述。
本發明的可編程奇偶校驗及比較電路33如圖1中所示可組合在可編程存儲器陣列10的I/O塊18裡。該可編程奇偶校驗及比較電路33包括一個奇偶輸入路由選擇電路28、一個奇偶/比較電路30和一個奇偶輸出路由選擇電路32。奇偶輸入路由選擇電路28可以選擇性地把經過互連線路22的主數據總線20、輔助數據總線26或者其它資源(未示出)與奇偶/比較電路30的輸入端(例如輸入端A和B)連接起來。奇偶/比較電路30可編程為選擇性地提供代表不同奇偶功能(P)和/或比較功能(C)的輸出P和C，這將在後面更詳細說明。奇偶輸出路由選擇電路32提供輸出P和C與經過互連線24對主I/O總線20和/或對輔助I/O總線26的選擇連接。
對於熟練的技術人員用於提供陣列可編程性的各種技術是周知的。本發明的程序可編程資源的最佳方法涉及可由用戶編程的SRAM存儲器單元，儘管其它諸如熔絲、反熔絲等等結構也可實現。本發明的可編程奇偶校驗電路是根據類似於配置現場可編程門陣列的技術來配置的，這種技術在Atmel公司題為「APPLICATION NOTEAT6000SERIESCONFIGURATION」，1993年5月，修訂版IB中公開，該出版物整體上作為本文的參考文獻。
參見圖2A，圖中表示一個可編程比較電路34，其可包括在上面根據圖1確定的可編程奇偶校驗及比較電路33裡。可編程比較電路34具有多個輸入節點D0-DN-1，其中N是存儲器子陣列12的寬度，並且當採用奇偶校驗時第N位構成奇偶校驗位。輸入節點D0-DN-1可以連接為多個輸入組，在圖2A中表示為二個組，一個組是A1-A(N-1)/2，下面集體地稱為A輸入組，另一個組是B1-B(N-1)/2，下面集體地稱為B輸入組。這些輸入組中的至少一個是可編程選擇的。在圖2A中，B輸入是可編程選擇的，如所示在圖2B中更詳細地表示B輸入中的一個。參見圖2B，根據存儲在主輸入多路復用器配置位42裡的配置信息B1輸入可以由主輸入多路復用器40從多個輸入端E1和F1編程選擇。
可編程選擇的輸入B可以配置成使得可編程比較電路34能用於其它可能的功能。例如，在第一種配置中，在輸入節點D0-DN-1可以提供單個N-1位的字，用於在輸出端38處生成一個奇偶校驗位。可以方便地把N-1位字的偶數位提供給輸入端的一個組(例如A輸入)和把其奇數位提供給輸入端的另一個組(例如B輸入)，但對於奇偶校驗目的輸入端的次序不是關鍵性的。備擇地，在第二種配置中，第一和第二(N-1)/2位的字可分別在A輸入和B輸入上得到提供以進行逐位比較(例如把第一字的位1放在輸入端A1上同時把第二字的位1放在輸入端B1上，依次類推)並且在輸出端38處生成一個比較信號，以表示所有的位是否相同。
奇偶性類型配置位(位組)36可以用於選擇性地配置可編程比較電路34以在提供奇偶校驗位時提供奇校驗或者偶校驗。當相加字中的所有數字時，奇數校驗位產生一個奇數和；當相加一個字中的所有數字時，偶數校驗位產生一個偶數和。備擇地，奇偶性類型配置位(位組)36可以用於選擇性地配置可編程比較電路34以在輸出端38處提供比較輸出功能。
圖3表示一個N＝9的比較電路34的示範性電路圖，其中包括一個常規「同」(XNOR)奇偶校驗樹，它由「同」邏輯門44a-44g以及「與」門49組成，「與」門49具有分別由第一排「同」門(即門44a-44d)提供信號的輸入端49a-49d。根據存儲在奇偶性類型配置位(位組)36裡的配置信息，奇偶性類型多路復用器48在一個輸出端38處選擇性地提供偶數校驗輸出35、奇數校驗輸出37(由反相器46提供)或者比較輸出51(由「與」門49提供)中的一種。
圖4是圖1中所示的示範性可編程奇偶校驗電路33的詳細示意圖。為了簡單和清晰，圖4畫成支持一個配置成RAM的存儲器子陣列12，其位寬度為N＝9並且用一個單個位(即第N位)作為奇偶校驗位。但是，根據本文所含有的公開，一般的技術人員可以知道可按需要調整N及奇偶校驗位的位數。一般的技術人員還能知道該公開的可編程奇偶校驗電路33可以支持其存儲的字的字寬小於N的存儲器子陣列12，只要不使用的各位如常規存儲器設計中那樣在預定級上是固定的(即限定掉)即可。
參照圖4，奇偶輸入路由選擇電路28可以包括多個主輸入多路復用器401-408。主輸入多路復用器40的數量最好等於字寬N減去奇偶校驗位數。如圖4中所示，其N＝9並採用1個奇偶校驗位，則主輸入多路復用器的數量為八個。根據主輸入多路復用器的配置位42選擇備擇輸入的每個多路復用器401-408的操作類似於圖2B的主輸入多路復用器40的操作。例如，在第一種配置下，可選擇輸入端Ewp1、Ewp3、Ewp5、Ewp7、ERP0、ERP2、ERP4、ERP4(集體地稱為E輸入)在備擇的第二種配置下，可選擇輸入端FRP0、FRP2、FRP4、FRP6、Fwp1、Ewp3、Fwp5、Fwp7、(集體地稱為F輸入)。可增添附加的配置位以得到主輸入多路復用器401-408的更大可編程性。例如，為了提供用於比較的已知參照可能需要具有附加的常值輸入。另外，可能需要使各個主輸入多路復用器401-408具有各自的配置位以允許對各個多路復用器進行獨立控制。應該理解這種靈活性的提高需要更多的電路空間，這點可能是不希望的。
奇偶輸入路由選擇電路28還可以包括輔助輸入多路復用器54，根據存儲在各配置位56裡的配置信息其可在它的輸出端58處選擇性地提供下述中的一種用於提供另一種比較基準的已知常值、經過事先存儲在存儲器裡的一個字的分層排列的一個或多個位線15的奇偶信息，或者其它所需的替代輸入。
奇偶/比較電路30可以包括可編程寫奇偶性及比較電路50和可編程讀奇偶性及比較電路52。可編程寫奇偶性及比較電路50可以具有由分別和偶輸入節點D0、D2、D4、D6連接的固定輸入端Awp0、Awp2、Awp4、Awp6、組成的第一組輸入端並通常指定為傳送寫數據，並可以具有由分別和各由主輸入多路復用器401、402、403、404提供的奇輸入節點D1、D3、D5、D7連接的第二組可編程選擇輸入端B1、B2、B3和B4。主輸入多路復用器401、402、403、404的E輸入端通常指定為傳送寫數據，而主輸入多路復用器401、402、403、404的F輸入通常指定為傳送讀數據。
可編程讀奇偶性及比較電路S2具有分別和輸入節點D1、D3、D5、D7連接的第一組輸入端ARP1、ARP3、ARP5、ARP7並通常指定為傳送讀數據，和具有由分別和各由主輸入多路復用器405、406、407、408提供的輸入節點D0、D2、D4、D6連接的第二組可編程選擇的輸入端B5、B6、B7和B8。主輸入多路復用器405、406、407、408的E輸入端通常指定為傳送讀數據，而主輸入多路復用器405、406、407、408通常指定為傳送寫數據。
各個可編程讀奇偶性及比較電路50和可編程寫奇偶性及比較電路52的運行類似於參照圖2A和圖3所作的說明，出於簡便不再重複說明。
比較邏輯門60在輸入端接收分別來自可編程寫奇偶性及比較電路50和可編程讀奇偶性及比較電路52的輸出64和66並且提供一個輸出C。奇偶邏輯門62在其輸入端接收來自可編程讀奇偶性及比較電路52的輸出66和來自輔助輸入多路復用器54的輸出58並且提供一個輸出P。
奇偶性輸出路由選擇電路32為由奇偶/比較電路30和奇偶性輸入路由選擇電路28所生成的各種信號選擇通向可編程存儲器陣列10中的其它資源的路由。根據存儲在寫選擇器配置位70裡的數據，寫選擇器68從可編程寫奇偶性及比較電路50的輸出64與非奇偶性輸入76之間進行選擇並且在其輸出端78提供結果。在既不需要奇偶性生成也不需要奇偶校驗時，非奇偶性輸入76和寫選擇器68一起提供對RAM的第N位的寫訪問。根據存儲在輔助寫數據總線埠配置位74裡的數據，為了寫入到存儲器子陣列12裡，輔助寫數據總線埠72把寫選擇器68的輸出78驅動到輔助I/O總線26的多個線路79(見圖1)中的一個或多個線路上。輔助I/O總線26的多條線路79可代表和存儲器子陣列12的第N位直接相聯的分層路由選擇通路(例如位線15)。配置未選輸出以提供高輸出阻抗(例如採用三狀態緩衝器)。如果不需要確定輸出64和非奇偶性輸入74中的一個到輔助I/O總線26的路線，配置位74還可編程為選擇斷開所有的輸出。這種方式下的選擇斷開輸出，釋放輔助I/O總線26的選擇斷開線路，以供可編程存儲器陣列10的其它I/O塊18使用。
請繼續參照圖4，根據存儲在讀選擇器配置位組82裡的數據，讀選擇器80從比較邏輯門60所提供的輸出C、奇偶性邏輯門62所提供的輸出P及輔助輸入多路復用器54的輸出58中選擇一個輸出，並且在讀選擇器輸出端84處提供結果。輸出調節選擇器90接收未調節形式下的、經反相器86反相後的以及經鎖存器88鎖存後的讀選擇器輸出84，並且根據存儲在輸出調節選擇器配置位組92裡的數據把結果放在調節輸出端94。按照有關申請S/N575312(IBM存檔號FI995-077)中所說明的沿存儲器陣列分布的時鐘信號CK由時鐘鎖存器88和輸出調節選擇器90使用，從而當選擇鎖存輸入時調節輸出94可以和時鐘信號CK同步。
類似於輔助寫數據總線埠72，主讀數據總線埠96根據存儲在主讀數據總線埠各配置位98裡的數據把調節後的輸出94驅動到主I/O總線20(見圖1)的多條線路97的一條或幾條線路上，以把從存儲器子陣列12中讀出的數據傳送到可編程存儲器陣列的外部。配置未選擇線路以提供高輸出阻抗(例如，採用三狀態緩衝器)。如果不需要為調節輸出94對主I/O總線20選擇路由，各配置位98可以編程為選擇斷開所有的輸出97。這種方式下的選擇斷開輸出，釋放主I/O總線20的選擇斷開路線，以供可編程存儲器陣列10的其它部分使用或者供訪問該可編程存儲器陣列的其它電路(例如FPGA)使用。
通過對圖1和圖4進行更多的解釋，現說明幾個運行的例子，以顯示為執行替代的功能如何編程配置可編程奇偶校驗電路33。
在第一個運行的例子中，可編程奇偶校驗及比較電路33用於為寫入到一個存儲器子陣列12的N位數據字生成一個奇偶校驗位。從主I/O總線20上在輸入端AWP0、AWP2、AWP4、AWP6處提供N位數據字的第一位組(例如偶數位)。由主輸入多路復用器配置位(位組)42對主輸入多路復用器401、402、403、404編程以在輸入端EWP1、EWP3、EWP5、EWP7處選擇N位字的剩餘各位(例如奇數位)。可編程寫奇偶性及比較電路50接收這兩組輸入，並且按奇偶類型配置位36編程在輸出端64生成奇校驗位或偶校驗位。寫選擇器68根據寫選擇器配置位70向輔助寫數據總線埠72提供該奇偶校驗位，按輔助寫數據總線埠各配置位74的編程輔助寫數據總線埠72把該奇偶校驗位放在輔助I/O總線26的多條線路的一條或幾條上以寫入到存儲器子陣列12。如果不需要可編程讀奇偶性及比較電路52同時計算奇偶性或不需要同時進行比較，讀選擇器80可由各配置位82編程為選擇經調節選擇器90和主讀數據總線埠96驅動到主I/O總線20上的輔助輸入多路復用器的輸出58。備擇地，可由各配置98把主讀數據總線埠96配置成如上所述選擇斷開所有的輸出。
在第二個運行的例子裡，可編程奇偶校驗及比較電路33用於執行對第一和第二N-1位的字的逐位比較，不需要對存儲器子陣列12進行讀寫(例如非奇偶性的比較)。從主I/O總線20在可編程寫奇偶性及比較電路50的輸入端AWP0、AWP2、AWP4、AWP6和可編程讀奇偶性及比較電路52的輸入端FWP1、FWP3、FWP5、FWP7提供第一個N-1位數據字。主輸入多路復用器401、402、403、404、405、406、407、408由主輸入多路復用器配置位(位組)42編程以選擇由主I/O總線20各個輸入端FRP0、FRP2、FRP4、FRP6、ARP1、ARP3、ARP5、ARP7提供的第二個字的各位。在一種備擇的實施方式裡，可以在可編程寫奇偶性及比較電路50和可編程讀奇偶性及比較電路52的A組輸入端處提供類似於多路復用器40具有至少一個常值輸入的附加的若干多路復用器，以把A組輸入端表達成可編程選擇的。以這種方式，各多路復用器40(包括附加的若干多路復用器)的常值輸入端可用於實現搜索或匹配功能。可編程寫奇偶性及比較電路50和可編程讀奇偶性及比較電路52各自的輸出64和66最後由比較邏輯門60比較。讀選擇器80由各讀選擇器配置位82編程以選擇輸出C，該輸出被驅動到和主I/O總線20連接的多條線路97的一條或者多條線路上。輔助寫數據總線埠72由各配置位74編程以如上所述選擇斷開所有的輸出79。
在第三種運行的例子裡，可編程奇偶校驗電路33用於把以前存儲的奇偶校驗位和存儲在存儲器子陣列12裡的一個N-1位字的新產生的奇偶校驗位進行比較。輔助I/O總線26在輸入端ARP1、ARP3、ARP5、ARP7提供存儲在存儲器子陣列12裡的該N-1位數據字的第一位組(例如奇數位)。通過主輸入多路復用器的配置位(位組)42對多路復用器405、406、407、408編程以在輸入端ERP0、ERP2、ERP4、ERP6處選擇N-1位字的其餘各位(例如偶數位)。通過配置位56對輔助輸入多路復用器54編程以選擇一個代表N-1位字的先前計算出的奇偶校驗位的輸入。通過奇偶邏輯門62對可編程讀奇偶性及比較電路52的輸出66和輔助輸入多路復用器的輸出58進行比較以提供輸出P。通過各配置位82對讀選擇器80編程以選擇被驅動到和主I/O總線20連接的多條線路97的一條或幾條線路上的P。通過各配置位74對輔助寫數據總線埠72編程以如上所述選擇斷開所有的輸出。
可編程奇偶檢驗及比較電路可以按許多其它方式配置以提供各種奇偶性和/或比較功能，其中包括上述例子的組合以及提供各種路由選擇方式。
儘管參照其最佳實施方式本發明得到具體的描述和說明，熟練的技術人員理解在不違背本發明的精神和範圍的前提下在形式上和細節上可進行其它的各種改變。
權利要求
1.一種可編程奇偶校驗及比較電路，包括第一組多個輸入端；第二組多個輸入端，該第二組多個輸入端可從第三組多個輸入端和第四組多個輸入端中編程選擇；以及與第一組多個輸入端和第二組多個輸入端連接的第一電路，用於生成一個基於第一組多個輸入和第三組多個輸入的奇偶校驗位，用於通過對第一組多個輸入和第四組多個輸入進行逐位比較生成一個比較位，並且可編程選擇以在一個輸出端提供該奇偶校驗位和該比較位中的一個。
2.如權利要求1所述的電路，其特徵在於該第一電路可配置為提供一個奇數奇偶校驗位或者一個偶數奇偶校驗位。
3.如權利要求1所述的電路，其特徵在於第一組多個輸入和第三組多個輸入代表寫入到存儲器陣列中的一個字的互補部分。
4.如權利要求3所述的電路，其特徵在於第一組多個輸入和第三組多個輸入代表寫入到存儲器陣列中的一個字的交錯位。
5.如權利要求1所述的電路，其特徵在於第一組多個輸入和第三組多個輸入代表從存儲器陣列讀出的一個字的互補部分。
6.如權利要求5所述的電路，其特徵在於第一組多個輸入和第三組多個輸入代表從存儲器陣列讀出的一個字的交錯位。
7.在一個存儲器陣列中，該存儲器具有多個存儲塊、一個用於從和向該存儲器陣列傳遞數據的主I/O總線以及一個用於在該存儲器陣列內的存儲塊之間傳送數據的輔助I/O總線，一種可編程奇偶校驗及比較電路，包括一個奇偶性輸入路由選擇電路，其包括第一組多個輸入端和第二組多個輸入端，該第二組多個輸入端可從第三組多個輸入端和第四組多個輸入端中編程選擇，其中第一組及第三組多個輸入端可和該主I/O總線連接，而第四組多個輸入端可和該輔助I/O總線連接；一個和第一組及第二組多個輸入端連接的奇偶/比較電路，用於生成基於該第一組及該第三組的多個輸入的第一奇偶校驗位，用於通過對該第一組及該第四組的多個輸入進行逐位比較生成第一比較位，以及用於可編程地選擇以在第一輸出端提供該第一奇偶校驗位和第一比較位中的一個；以及一個和該奇偶/比較電路連接的可配置奇偶性輸出路由選擇電路，用於選擇性地把該奇偶校驗位或該第一比較位中的一個驅動到該主I/O總線或該輔助I/O總線中的一個上。
8.如權利要求7所述的可編程奇偶校驗及比較電路，其特徵在於該奇偶性輸入路由選擇電路還包括一個輔助輸入選擇器，用於選擇性把多個輔助輸入中的一個連接到該奇偶/比較電路或該奇偶性輸出路由選擇電路中的一個上以提供另一種比較基準。
9.如權利要求8所述的可編程奇偶校驗比較電路，其特徵在於輔助輸入包括一個預定值。
10.如權利要求8所述的可編程奇偶校驗及比較電路，其特徵在於輔助輸入包括一個先前生成的第二奇偶校驗位。
11.如權利要求7所述的可編程奇偶校驗及比較電路，其特徵在於該奇偶性輸入路由選擇電路還包括第五組多個輸入端和第六組多個輸入端，第六組輸入可從第七組多個輸入端和第八組多個輸入端中編程選擇，其中第五組及第七組多個輸入端可和輔助I/O總線連接而第八組多個輸入端可和主I/O總線連接；該奇偶/比較電路還和第五及第六組多個輸入連接，用於生成基於第五組及第七組多個輸入的一個第二奇偶校驗位，用於通過對第五組及第八組多個輸入進行逐位比較生成一個第二比較位，並且可以可編程地在第二輸出端選擇提供第二奇偶校驗位和第二比較位中的一個。
12.如權利要求11所述的可編程奇偶校驗電路，其特徵在於第一組多個輸入和第三組多個輸入代表寫入到該存儲器陣列中的一個字的交錯位，而第五組多個輸入和第七組多個輸入代表從該存儲器陣列中讀出的一個字的交錯位。
13.如權利要求11所述的可編程奇偶校驗及比較電路，其特徵在於該奇偶/比較電路還包括第一邏輯裝置，用於比較第一及第二比較位並且用於提供一個字比較輸出。
14.如權利要求13所述的可編程奇偶校驗及比較電路，其特徵在於該奇偶/比較電路還包括一個輔助輸入選擇器，用於選擇性地把多個輔助輸入中的一個連接到該奇偶/比較電路或該奇偶性輸出路由選擇電路中的一個，以提供另一個比較基準，其中該多個輔助輸入包括一個預定值；以及第二邏輯裝置，用於把該第一輸出和該第二輸出中的一個和該預定值進行比較。
15.如權利要求14所述的可編程奇偶校驗及比較電路，其特徵在於該奇偶性輸出路由選擇電路包括用於把該第一輸出驅動到該輔助I/O總線上的第一電路；以及用於把該字比較輸出、該第三輸出以及一個預定值中的一個驅動到該主I/O總線上的第二電路。
16.如權利要求15所述的可編程奇偶校驗及比較電路，其特徵在於該第二電路包括一個信號調節裝置。
17.如權利要求16所述的可編程奇偶校驗及比較電路，其特徵在於該信號調節裝置接收一個輸入信號並且可配置為在輸出端按反相的、不反相的或鎖存的形式提供該輸入信號。
18.如權利要求7所述的可編程奇偶校驗及比較電路，其特徵在於該奇偶性輸出路由選擇電路包括第一電路，用於把該第一輸出驅動到輔助I/O總線。
19.如權利要求7所述的可編程奇偶校驗及比較電路，其特徵在於第一組多個輸入和第三組多個輸入代表寫入到該存儲器陣列中的一個字的交錯位。
全文摘要
一種用於存儲器陣列的可編程奇偶校驗電路，包括至少一組可編程選擇的輸入端，這些輸入端排列成可使該電路可編程地配置成對存儲在該存儲器陣列或要存儲在該存儲器陣列裡的數據執行奇數奇偶校驗或偶數奇偶校驗運算，或者備擇地配置成為該存儲器陣列之外的電路執行非奇偶性的逐位比較。並為不同的路由選擇配置採取了措施。
文檔編號G06F11/10GK1158484SQ9611728
公開日1997年9月3日 申請日期1996年12月6日 優先權日1995年12月20日
發明者約瑟夫·安德魯·伊阿丹扎 申請人:國際商業機器公司