一種實現fft/ifft變換的電路及方法

2023-10-10 06:20:29

專利名稱：一種實現fft/ifft變換的電路及方法
技術領域：
本發明涉及數位訊號處理領域，具體涉及一種實現FFT/IFFT變換(快速傅立葉變 換/快速傅立葉反變換)的電路及方法。
背景技術：
在數位訊號處理中，經常需要對數據進行時域到頻域的轉換，此時一般使用FFT 變換，從頻域到時域轉換時則使用IFFT變換。FFT可以大大減少DFT (離散傅立葉變換)的計算量，對於N點DFT變換，其計算量 為N2，基2的FFT的計算量為Nlog2N0FFT變換有多種形式，如時域抽取/頻域抽取，基2/基4/基8/分裂基等多種組合 形式。FFT變換一般需要多次迭代才能完成，比如基2時域抽取64點FFT變換需要6次迭 代。而對於每級迭代，又有不同的迭代方法。基2變換最常見的迭代形式為每個蝶形運算的輸入數據和輸出數據的存儲地址 相同，即同址迭代，如附圖1所示。在硬體實現時，同址迭代可以節省RAM空間，但每級迭代 形式不同，控制複雜。而其關鍵缺點是FFT前後RAM內數據的存儲順序不同，要參與下次 FFT/IFFT時，參與首次迭代蝶形運算的兩個數據不能同時讀出，要花兩個時鐘分別讀取，寫 入數據時也是如此，這浪費了時間資源。另一種改進的基2迭代形式為每級的迭代形式相同，如附圖2所示，它降低了控 制的複雜程度，但不是同址操作。它也有前者的缺點，即FFT前後RAM內數據的存儲順序不 同，它需要對數據重新進行排序，或者與前者一樣，每兩個時鐘讀取一次蝶形運算的數據。

發明內容
本發明所要解決的技術問題是提供一種新型的實現FFT/IFFT變換的硬體電路， 以及實現FFT/IFFT變換的方法，降低電路的複雜度，保持變換前後RAM內數據的存儲順序 相同，從而減少額外的時間消耗。為解決上述技術問題，本發明採用以下解決方案一種實現FFT/IFFT變換的電路，包括第一多路選擇器，第二多路選擇器，第一 RAM存儲器，第二 RAM存儲器，ROM存儲器，第三多路選擇器，第四多路選擇器，複數乘法器， 第一複數加法器，第二複數加法器；本電路包括兩個數據輸出端和兩個數據輸入端，所述兩 個數據輸出端分別為第三多路選擇器和第四多路選擇器的輸出端，或者第一 RAM存儲器和 第二 RAM存儲器的輸出端；第一多路選擇器的兩個輸入端分別與本電路的一個數據輸入端和第一複數加法 器的輸出端連接；第二多路選擇器的兩個輸入端分別與本電路的另一個數據輸入端和第二 複數加法器的輸出端連接；第一多路選擇器的輸出端與第一 RAM存儲器的數據輸入端連 接；第二多路選擇器的輸出端與第二 RAM存儲器的數據輸入端連接；第三多路選擇器的兩 個輸入端分別與第一 RAM存儲器的輸出端以及0. 5倍的第一 RAM存儲器的輸出端連接；第四多路選擇器的兩個輸入端分別與第二 RAM存儲器的輸出端以及0. 5倍的第二 RAM存儲器 的輸出端連接；複數乘法器的兩個輸入端分別與第三多路選擇器的輸出端和ROM存儲器的 輸出端連接；第一複數加法器的兩個輸入端分別與第四多路選擇器的輸出端以及-1倍的 複數乘法器的輸出；第二複數加法器的輸入為第四多路選擇器的輸出以及複數乘法器的輸
出o其中，所述第一多路選擇器、第二多路選擇器、第三多路選擇器、第四多路選擇器 均為2選1的多路選擇器。一種實現FFT/IFFT變換的電路，包括第一多路選擇器，第二多路選擇器，第一 RAM存儲器，第二 RAM存儲器，ROM存儲器，第三多路選擇器，第四多路選擇器，複數乘法器， 第一複數加法器，第二複數加法器；本電路包括兩個數據輸出端和兩個數據輸入端，所述兩 個數據輸出端分別為第三多路選擇器和第四多路選擇器的輸出端，或者第一 RAM存儲器和 第二 RAM存儲器的輸出端；第一多路選擇器的兩個輸入端分別與本電路的一個數據輸入端和第三多路選擇 器的輸出端連接；第二多路選擇器的兩個輸入端分別與本電路的另一個數據輸入端和第四 多路選擇器的輸出端連接；第一多路選擇器的輸出端與第一 RAM存儲器的輸入端連接；第 二多路選擇器的輸出端與第二 RAM存儲器的輸入端連接；複數乘法器的兩個輸入端分別與 第一 RAM存儲器的輸出端以及ROM存儲器的輸出端連接；第一複數加法器的兩個輸入端分 別與第二 RAM存儲器的輸出端及-1倍的複數乘法器的輸出端連接；第二複數加法器的兩個 輸入端分別與為複數乘法器的輸出端及第二 RAM存儲器的輸出端連接；第三多路選擇器的 兩個輸入端分別與第一複數加法器的輸出端及0. 5倍的第一複數加法器的輸出端連接；第 四多路選擇器的兩個輸入端為第二複數加法器的輸出端及0. 5倍的第二複數加法器的輸 出端連接。其中，所述第一多路選擇器、第二多路選擇器、第三多路選擇器、第四多路選擇器 均為2選1的多路選擇器。一種實現FFT/IFFT變換的方法，包括(1)根據FFT/IFFT變換的輸入數據的長度n，確定需要的迭代次數m、第一 RAM存 儲器和第二 RAM存儲器的深度dl、ROM存儲器的深度d2 ；(2)將所述FFT/IFFT變換的輸入數據的前n/2部分存入第二 RAM存儲器中，後n/2 部分存入第一 RAM存儲器中；(3)進行m次迭代蝶形運算其中，在第1次迭代中，讀取第一 RAM存儲器和第二 RAM存儲器時，採用倒位序的順序進 行讀取；迭代結果寫回第一RAM存儲器和第二RAM存儲器，其中偶數次蝶形運算結果寫入第 一 RAM存儲器，奇數次蝶形運算結果寫入第二 RAM存儲器；在第2次到第m-1次迭代中，讀取第一 RAM存儲器和第二 RAM存儲器時，採用正常 位序的順序進行讀取；寫回第一 RAM存儲器和第二 RAM存儲器的方式與第一次迭代相同；
在第m次迭代中，讀取第一 RAM存儲器和第二 RAM存儲器時，採用正常位序進行讀 取；寫回第一 RAM存儲器和第二 RAM存儲器的位置與讀取位置相同。 其中，所述步驟(1)中，所述迭代次數m為彡log2(n)的最小整數；第一 RAM存儲 器和第二 RAM存儲器的深度dl = n ；ROM存儲器的深度d2 = n/2或者n*m/2。
其中，所述步驟⑵中，所述FFT/IFFT變換的輸入數據的前ηΛ部分/後n/2部 分寫入第二 RAM存儲器/第一 RAM存儲器的高區間或者低區間。其中，所述步驟(3)中，在第1次至第m-1次迭代過程中，若本次迭代數據從第二 RAM存儲器/第一 RAM存儲器的高區間讀出，則本次的迭代結果寫入相應RAM存儲器的低區 間；若本次迭代數據從第二 RAM存儲器/第一 RAM存儲器的低區間讀出，則本次的迭代結果 寫入相應RAM存儲器的高區間。本發明具有以下有益效果1) 一般的FFT變換電路，變換前後，數據在RAM中的排列順序方式不同，比如輸 入正常序，輸出倒位序；或輸入倒位序，輸出正常序。硬體在處理這些數據時，需要額外進行 數據的排序，浪費了時間資源。而本發明在變換前後，數據在RAM中的存儲順序相同，即輸 入輸出都是正常序，不需要再進行排序，節省了時間消耗。2)採用本發明的電路，輸入數據、中間迭代數據、輸出數據可存放於同一個RAM 中，不需要使用多個RAM分別存儲，節省了 RAM消耗。在IC晶片中，RAM會佔用大量的面積， 減少晶片面積可以降低IC的成本。3)本電路在每級迭代時，可以控制是否要進行數據右移，即除以2，這不僅可適應 FFT/IFFT兩種模式，而且可以根據算法精度需要，做到中間運算位寬最低。減少運算位寬有 許多好處，比如可以減少加法器、乘法器、RAM的大小，降低電路規模的消耗，節省晶片面積。4)節省晶片面積還有附加的好處降低功率消耗。目前不止終端晶片對功耗要求 非常苛刻，隨著系統集成度的不斷提高，系統側對功耗的要求也越來越高。5)FFT每級迭代的關鍵在於RAM的讀寫地址控制。如果每級的迭代形式不同，則 每級的讀寫地址控制都不同。對於128點FFT來講，需要7級迭代，則需要7種控制模式。 本發明只有最後一級迭代方式與其他級的迭代不同，因此只有兩種控制模式，這顯著降低 了電路的複雜度。6)對於已有的技術來講，將數據從正常序排列為倒位序，或將倒位序排列為正常 序，不止要消耗額外的時間，也需要額外的電路來處理。由於本電路不需要這做這個工作， 因此也不需要額外的電路，這也降低了電路的複雜度。


圖1為基2同址迭代FFT示意圖；圖2為基2各級相同迭代FFT示意圖；圖3為本發明的一種電路結構框圖；圖4為本發明的另一種電路結構框圖；圖5為本發明的FFT迭代示意圖；圖6為本發明的方法流程圖；圖7為具體實施例128點FFT數據輸入存儲示意圖；圖8為具體實施例128點FFT中間迭代數據時序圖；圖9為具體實施例128點FFT中間迭代數據存儲示意圖。
具體實施例方式下面結合附圖和實施例對本發明作進一步的詳細說明請參閱圖3，該圖所示為本發明的實現FFT/IFFT變換的電路，包括多路選擇器 (A)，多路選擇器(B)，RAM存儲器1 (C)，RAM存儲器0 (D)，ROM存儲器(E)，多路選擇器(F)， 多路選擇器(G)，複數乘法器(H)，複數加法器(J)，複數加法器⑷；本電路的輸出為多路選 擇器(F)和多路選擇器(G)的數據輸出，或者RAM存儲器I(C)和RAM存儲器O(D)的數據 輸出；本電路有兩個數據輸入端，分別連接到多路選擇器(A)和多路選擇器(B)；其中，FFT/IFFT的一個數據輸入端和複數加法器(J)的輸出端分別與多路選擇器 (A)的兩個輸入端相連；FFT/IFFT的另一個數據輸入端和複數加法器(K)的輸出端分別與 多路選擇器(B)的兩個輸入端相連；多路選擇器(A)的輸出端連接RAM存儲器I(C)的數據 輸入端；多路選擇器(B)的輸出端連接RAM存儲器O(D)的數據輸入端；RAM存儲器I(C)的 輸出端以及0. 5倍的RAM存儲器1 (C)的輸出端分別與多路選擇器(F)的兩個輸入端相連； RAM存儲器O(D)的輸出端以及0.5倍的RAM存儲器O(D)的輸出端分別與多路選擇器(G) 的兩個輸入端相連；多路選擇器(F)的輸出端和ROM存儲器(E)的輸出端分別與複數乘法 器(H)的兩個輸入端相連；多路選擇器(G)的輸出端以及-1倍的複數乘法器(H)的輸出端 分別與複數加法器(J)的兩個輸入端相連；多路選擇器(G)的輸出端以及複數乘法器(H) 的輸出端分別與複數加法器(K)的兩個輸入端相連。該電路中，多路選擇器(F)和多路選擇器(G)也可放在複數加法器(J)和複數加 法器(K)後面，如附圖4所示。採用圖3或圖4所示電路實現的FFT迭代如圖5所示。圖 3和圖4中，2選1的多路選擇器為優選方式。請參閱圖6，該圖所示為本發明的實現FFT/IFFT變換的方法，具體包括以下步驟步驟601、根據FFT/IFFT變換的長度n，確定需要迭代的次數m以及RAM存儲器 1 (C)，RAM存儲器0⑶的深度dl和ROM存儲器(E)的深度d2。m為彡Iog2 (η)的最小整數。dl等於η，即RAM存儲器1 (C)和RAM存儲器0 (D)進 行桌球存儲。ROM(E)中存儲每級迭代需要的旋轉因子。ROM(E)的深度d2可以為n/2，此時 每級迭代讀取ROM(E)時，地址生成會複雜一些；ROM(E)的深度d2也可以為n*m/2，即分別 保存各級迭代的旋轉因子，此時每級迭代讀取ROM(E)時，地址生成很簡單。步驟602、將FFT/IFFT輸入數據的前η/2部分存入RAM存儲器0 (D)中，後η/2部 分存入RAM存儲器1 (C)中，存儲順序分別為0，1，2， ，n/2-l，和η/2, n/2+l， ，η_1。該步驟中，FFT/IFFT輸入數據的前η/2部分和後η/2部分可分別存入RAM存儲器0 (D) 和RAM存儲器1 (C)的高區間，也可分別存入RAM存儲器0⑶和RAM存儲器1 (C)的低區間，還 可分別存入RAM存儲器0⑶的高區間/低區間和RAM存儲器1 (C)的低區間/高區間。步驟603、第一次迭代中，讀取RAM存儲器1 (C)和RAM存儲器0 (D)時，採用倒位序 的順序進行讀取；迭代結果寫回MM存儲器1(C)和RAM存儲器0 (D)，其中0，2，4，...等偶 數次蝶形運算結果寫入RAM存儲器1(C)，1，3，5，...等奇數次蝶形運算結果寫入RAM存儲 器0(D)。如果本次迭代數據從高區間讀出，則迭代結果寫入低區間，反之則寫入高區間。步驟604、第2次到第m-1次迭代中，讀取RAM存儲器I(C)和RAM存儲器O(D)時， 採用正常位序，即地址從0，1，2，3，4...，一直遞增進行讀取；寫回RAM存儲器I(C)和RAM存 儲器O(D)的方式與步驟603相同。如果本次迭代數據從高區間讀出，則迭代結果寫入低區間，反之則寫入高區間。步驟605、最後一次迭代m中，讀取RAM存儲器1 (C)和RAM存儲器0 (D)時，採用正 常位序進行讀取；寫回RAM存儲器I(C)和RAM存儲器O(D)的位置與讀取位置相同。本次 迭代由於是原址變換，則迭代結果可寫入原區間，也可寫入另外一個區間。經過m次迭代後，FFT/IFFT變換結果即存儲於RAM存儲器I(C)和RAM存儲器O(D)
中。
下面以128點FFT為例，詳細講解本發明的實現方法。IFFT變換的原理與FFT相同，只是每級迭代結果或輸入數據除以2。對於128點 IFFT來講，7級迭代，共需除以128。在實際應用時，可以跟FFT結合起來運用，將部分除以2 的處理移動到FFT中，比如在128點FFT的7級迭代的3次迭代中除以2，則只需要在IFFT 的4次迭代中除以2。這樣處理的好處是可以減小數據中間運算的位寬。在本實例中，η = 128，所以RAM存儲器I(C)和RAM存儲器O(D)的深度dl為128， m = log2 (η) = log2(128) = 7，ROM 存儲器(E)的深度 d2 優選為 n*m/2 = 128X7/2 = 448。輸入數據的前64個數據存入RAM存儲器O(D)中，後64個數據存入RAM存儲器 I(C)中，存儲順序分別為0，1，2， ，63，和64，65， ，127。此處以都存儲於低區間為例。如 附圖7所示。第一次迭代中，讀取RAM存儲器I(C)和RAM存儲器O(D)時，採用倒位序進行讀取； 迭代結果寫回RAM存儲器I(C)和RAM存儲器O(D)的高區間，其中0，2，4，...等偶數次蝶 形運算結果寫入RAM存儲器1 (C)，1，3，5，...等奇數次蝶形運算結果寫入RAM存儲器0 (D)。 倒位序讀取時，地址仍先按0，1，2， 的方式遞增，然後將其高低bit逆排，送給RAM存儲器 即可。其實現時序如附圖8所示。第2次到第6次迭代中，讀取RAM存儲器I(C)和RAM存儲器O(D)時，採用正常位 序進行讀取；寫回RAM存儲器I(C)和RAM存儲器O(D)的方式與第一次迭代相同。注意的 是數據讀出和寫入的空間不同，要進行桌球切換。讀取RAM存儲器I(C)和RAM存儲器O(D) 的順序如圖9所示，每個時鐘在RAM存儲器1 (C)和RAM存儲器0 (D)中各讀取一個數據。最後一次迭代，即第7次迭代中，讀取RAM存儲器I(C)和RAM存儲器0 (D)時，採 用正常位序進行讀取；寫回RAM存儲器I(C)和RAM存儲器O(D)的位置與讀取位置相同，即 可以寫入低區間的原位置，也可寫入到高區間的相應位置上。本次迭代後，FFT的輸出結果 寫入RAM存儲器0和RAM存儲器1中。這些輸出數據在RAM存儲0和RAM存儲器1中的存 儲順序與FFT變換前輸入數據的存儲順序相同。對於這7次迭代來講，RAM存儲器的讀寫地址控制總結如下讀取時，第一次迭代 採用倒位序讀取，其他6次迭代採用正常位序讀取。寫入時，前6次迭代的寫入方式相同， 最後一次迭代與前6次不同。ROM(E)中保存了各級迭代的旋轉因子，每級迭代讀取ROM(E)時，第一次迭代讀取 地址0 63，第二次迭代讀取64 127，...，第7次讀取384 447即可。在實際應用中， ROM(E)也可以用RAM替代，由軟體配置旋轉因子。在本實例中，選擇在第2/4/6級迭代中，對輸入數據除以2，則在對應的IFFT中，可 以在1/3/5/7級迭代中除以2。同時可以根據算法精度需要選擇在任意級除以2。
通過上面的操作，經過7次迭代後，FFT變換的結果存儲於RAM存儲器1 (C)和RAM 存儲器O(D)中。當然也可以在第7次迭代中，直接輸出給其他模塊。 以上實施例僅用以說明本發明的技術方案而非限制，僅僅參照較佳實施例對本發 明進行了詳細說明。本領域的普通技術人員應當理解，可以對本發明的技術方案進行修改 或者等同替換，而不脫離本發明技術方案的精神和範圍，均應涵蓋在本發明的權利要求範 圍當中。
權利要求
一種實現FFT/IFFT變換的電路，其特徵在於，包括第一多路選擇器，第二多路選擇器，第一RAM存儲器，第二RAM存儲器，ROM存儲器，第三多路選擇器，第四多路選擇器，複數乘法器，第一複數加法器，第二複數加法器；本電路包括兩個數據輸出端和兩個數據輸入端，所述兩個數據輸出端分別為第三多路選擇器和第四多路選擇器的輸出端，或者第一RAM存儲器和第二RAM存儲器的輸出端；第一多路選擇器的兩個輸入端分別與本電路的一個數據輸入端和第一複數加法器的輸出端連接；第二多路選擇器的兩個輸入端分別與本電路的另一個數據輸入端和第二複數加法器的輸出端連接；第一多路選擇器的輸出端與第一RAM存儲器的數據輸入端連接；第二多路選擇器的輸出端與第二RAM存儲器的數據輸入端連接；第三多路選擇器的兩個輸入端分別與第一RAM存儲器的輸出端以及0.5倍的第一RAM存儲器的輸出端連接；第四多路選擇器的兩個輸入端分別與第二RAM存儲器的輸出端以及0.5倍的第二RAM存儲器的輸出端連接；複數乘法器的兩個輸入端分別與第三多路選擇器的輸出端和ROM存儲器的輸出端連接；第一複數加法器的兩個輸入端分別與第四多路選擇器的輸出端以及-1倍的複數乘法器的輸出；第二複數加法器的輸入為第四多路選擇器的輸出以及複數乘法器的輸出。
2.如權利要求1所述的實現FFT/IFFT變換的電路，其特徵在於，所述第一多路選擇器、 第二多路選擇器、第三多路選擇器、第四多路選擇器均為2選1的多路選擇器。
3.一種實現FFT/IFFT變換的電路，其特徵在於，包括第一多路選擇器，第二多路選 擇器，第一 RAM存儲器，第二 RAM存儲器，ROM存儲器，第三多路選擇器，第四多路選擇器，復 數乘法器，第一複數加法器，第二複數加法器；本電路包括兩個數據輸出端和兩個數據輸入 端，所述兩個數據輸出端分別為第三多路選擇器和第四多路選擇器的輸出端，或者第一 RAM 存儲器和第二 RAM存儲器的輸出端；第一多路選擇器的兩個輸入端分別與本電路的一個數據輸入端和第三多路選擇器的 輸出端連接；第二多路選擇器的兩個輸入端分別與本電路的另一個數據輸入端和第四多路 選擇器的輸出端連接；第一多路選擇器的輸出端與第一 RAM存儲器的輸入端連接；第二多 路選擇器的輸出端與第二 RAM存儲器的輸入端連接；複數乘法器的兩個輸入端分別與第一 RAM存儲器的輸出端以及ROM存儲器的輸出端連接；第一複數加法器的兩個輸入端分別與 第二 RAM存儲器的輸出端及-1倍的複數乘法器的輸出端連接；第二複數加法器的兩個輸入 端分別與為複數乘法器的輸出端及第二 RAM存儲器的輸出端連接；第三多路選擇器的兩個 輸入端分別與第一複數加法器的輸出端及0. 5倍的第一複數加法器的輸出端連接；第四多 路選擇器的兩個輸入端為第二複數加法器的輸出端及0. 5倍的第二複數加法器的輸出端 連接。
4.如權利要求3所述的實現FFT/IFFT變換的電路，其特徵在於，所述第一多路選擇器、 第二多路選擇器、第三多路選擇器、第四多路選擇器均為2選1的多路選擇器。
5.一種實現FFT/IFFT變換的方法，其特徵在於，包括(1)根據FFT/IFFT變換的輸入數據的長度n，確定需要的迭代次數m、第一RAM存儲器 和第二 RAM存儲器的深度dl、ROM存儲器的深度d2 ；(2)將所述FFT/IFFT變換的輸入數據的前n/2部分存入第二RAM存儲器中，後n/2部 分存入第一 RAM存儲器中；(3)進行m次迭代蝶形運算其中，在第1次迭代中，讀取第一 RAM存儲器和第二 RAM存儲器時，採用倒位序的順序進行讀取；迭代結果寫回第一 RAM存儲器和第二 RAM存儲器，其中偶數次蝶形運算結果寫入第一 RAM存儲器，奇數次蝶形運算結果寫入第二 RAM存儲器；在第2次到第m-1次迭代中，讀取第一 RAM存儲器和第二 RAM存儲器時，採用正常位序 的順序進行讀取；寫回第一 RAM存儲器和第二 RAM存儲器的方式與第一次迭代相同；在第m次迭代中，讀取第一 RAM存儲器和第二 RAM存儲器時，採用正常位序進行讀取； 寫回第一 RAM存儲器和第二 RAM存儲器的位置與讀取位置相同。
6.如權利要求5所述的實現FFT/IFFT變換的方法，其特徵在於，所述步驟(1)中，所 述迭代次數m為彡Iog2 (η)的最小整數；第一 RAM存儲器和第二 RAM存儲器的深度dl = η ； ROM存儲器的深度d2 = η/2或者n*m/2。
7.如權利要求5或6所述的實現FFT/IFFT變換的方法，其特徵在於，所述步驟⑵中， 所述FFT/IFFT變換的輸入數據的前η/2部分/後η/2部分寫入第二 RAM存儲器/第一 RAM 存儲器的高區間或者低區間。
8.如權利要求7所述的實現FFT/IFFT變換的方法，其特徵在於，所述步驟(3)中，在 第1次至第m-1次迭代過程中，若本次迭代數據從第二 RAM存儲器/第一 RAM存儲器的高 區間讀出，則本次的迭代結果寫入相應RAM存儲器的低區間；若本次迭代數據從第二RAM存 儲器/第一 RAM存儲器的低區間讀出，則本次的迭代結果寫入相應RAM存儲器的高區間。
全文摘要
本發明公開了一種實現FFT/IFFT變換的電路及方法，方法為1)確定迭代次數m、第一和第二RAM的深度d1、ROM存儲器的深度d2；2)將待變換的輸入數據的前和後n/2部分分別存入第二和第一RAM；3)進行m次迭代蝶形運算第1次迭代中，讀取第一和第二RAM時採用倒位序讀取，偶數次蝶形運算結果寫入第一RAM，奇數次蝶形運算結果寫入第二RAM；在第2次到第m-1次迭代中，採用正常位序讀取第一和第二RAM，寫回RAM的方式與第一次相同；在第m次迭代中，採用正常位序讀取第一和第二RAM，寫回RAM的位置與讀取位置相同。採用本發明，可降低電路的複雜度，保持變換前後RAM內數據的存儲順序相同，減少額外的時間消耗。
文檔編號H03K19/003GK101847986SQ20091010619
公開日2010年9月29日 申請日期2009年3月27日 優先權日2009年3月27日
發明者溫子瑜 申請人:中興通訊股份有限公司