改善esd防護器件均勻導通的方法
2023-10-08 16:30:49 2
專利名稱：改善esd防護器件均勻導通的方法
技術領域：
本發明涉及一種靜電放電防護電路，特別涉及一種改善ESD防護器件均勻 導通的方法。
背景技術：
隨著半導體工藝製程的日益先進，靜電放電(Electrostatic Discharge) 問題受到越來越多設計者的重視。在電路設計中，可以用來做ESD防護器件 的有電阻、二極體、三極體、金氧半場效應電晶體及矽控整流器等等。在 種類繁多的ESD防護器件中，Gated—M0SFET由於其易於設計且防護能力較佳， 應用最為廣泛。
特別地，在驟回崩潰機制下，N型金氧半電晶體(以下簡稱麗0S)是為 一種有效的靜電放電防護裝置。當靜電放電發生時，驟回崩潰機制會致使NMOS 傳導一個大的靜電放電電流(ESD current)於其漏極與源極之間。為了承受 足夠高的靜電放電電流以達到集成電路對靜電放電的防護規格，該麗0S器件 經常具有較大尺寸，而大尺寸的麗OS組件在集成電路布局上， 一般都是製成 多指狀結構。這些麗OS的所有多指狀元件在靜電放電條件下，由於各個寄生 三極體的導通時間不同，經常只有其中少數指狀元件的寄生三極體先導通來 排放瞬間的靜電放電電流，而其他指狀元件的寄生三級管均未啟動來協助排 放ESD電流，因此該先導通的指狀元件有可能會先被ESD電流燒毀，這就導致具有大尺寸的麗OS組件的ESD耐受力沒有隨著器件尺寸的增大而等比提 高。因此，如何促使大尺寸的麗OS多指狀元件能夠均勻導通來共同排放ESD 電流，成為ESD防護器件設計上的挑戰。
形象地說，如圖1為傳統的麗0S靜電放電防護器件的布局剖視圖；如圖 2為圖1器件的等效電路示意圖。圖1中以含六個指狀元件的麗OS電晶體為 例，該麗OS電晶體的漏極耦接到工作電位端(VDD)或集成電路的I/0端，， 而其柵極與源極則連同襯底端一起耦接到公共接地電位端(VSS)，所有寄生 三極體皆為並聯連接。當作為ESD防護器件的Gated—醒OSFET漏端加大的正 向偏壓時，其主要是通過寄生三極體的導通進行ESD放電電流的排放的。然 而，由於襯底P阱本身存在阻值，所以不同的寄生三級管基極之間存在一定 的電阻，且通常其阻值相近，即圖中Rl、 R2和R3所示。由於上述寄生電阻 的存在使得各節點之間存在一定的電壓差，導致在ESD防護過程中通常處於 中間部分的指狀元件會先導通，即本圖1例中寄生三極體Q3，Q4。當有少量指 狀元件導通時，由於三極體本身的負阻效應會鉗制麗OSFET漏極電壓在一個 相對較小的電壓值，阻止其它指狀元件繼續導通，直至漏極電壓重新達到寄 生三極體的觸發電壓，如此重複直至所有指狀元件全部導通，或者達到器件 本身的二次擊穿電流而損壞器件。 一般情況下，在少數幾個指狀元件導通後 就可使得電流達到器件二次擊穿的電流值，那麼在整個ESD事件中，大部分 指狀元件處於關閉狀態，這樣一來即使麗OSFET本身尺寸很大，但是其ESD 防護耐受力並沒有得到明顯的改善，反而成為電路高集成度實現的負累，所 以在選用Gated—NMOSFET作為ESD防護器件時，如何在增大器件尺寸的同時 使得所有指狀元件能夠均勻導通非常關鍵。
發明內容
本發明的首要目的，在於提供一種ESD防護器件均勻導通功能特性的改 善方法，以增加其ESD防護的耐受力。
本發明的另一個目的，還在於通過創新設計的高阻值裝置的簡單可調性， 用以調控ESD防護器件的觸發電壓值，使其靈活應對於不同的電路設計。
為達成上述目的，本發明提出的一種改善方法為
所述的M0S電晶體具有多個相互並聯的指狀元件，各指狀元件分別關聯 於一個寄生三極體，且各寄生三極體的集電極(即M0S電晶體的漏極)通過 共漏極線耦接於工作電位端或集成電路的I/O端，寄生三極體的發射極(即 MOS電晶體的源極)與MOS電晶體的柵極、襯底共同連接於公共接地電位端。 其特徵在於在所述的ESD防護器件中，M0S電晶體的襯底端還串聯有一高阻 值裝置，進而將其與上述源極、柵極一起耦接到公共接地電位端。
進一步地，所述的ESD防護器件為N溝道場效應管、P溝道場效應管及具 有近似版圖布局方式與工作原理的PNP或NPN三極體。
更進一步地，所述的高阻值裝置為一電阻，其阻值遠大於各指狀元件間 關聯的寄生電阻的阻值。
再進一步地，所述的高阻值裝置為一二極體，且該二極體的陽極與公共 接地電位端相耦接，陰極與該ESD防護器件的襯底端相耦接。
本發明提供的改善ESD防護器件均勻導通的方法，其有益效果為
首先，採用串聯高阻值裝置的方法，可以降低Gated_MOSFET的觸發電壓， 使得大尺寸的防護器件能夠更均勻的導通，提高器件的ESD防護能力，進一 步節省電路設計面積，降低開發成本。其次，通過附加電阻值或二極體特性的調整，可以按需靈活調控器件的觸發電壓值，使得在不同的電路設計中，發揮最大的ESD防護能力。
圖1是現有技術Gated_NMOSFET的ESD防護器件的布局剖視圖； 圖2是現有技術的ESD防護器件中等效電路示意圖； 圖3是本發明改善均勻導通的方法在高電阻實施下的ESD防護器件的布 局剖視圖；圖4是圖3的等效電路示意圖；圖5是本發明改善均勻導通的方法在二極體實施下的ESD防護器件的布 局剖視圖；圖6是圖5的等效電路示意圖；圖7是ESD防護器件均勻導通改善前後各節點電壓曲線的對比示意圖。 上述實施例附圖中各附圖標記的含義為1P型或N型襯底2P阱3MOS電晶體柵極4寄生三極體5寄生電阻6共柵極線7共漏極線S源極D漏極G柵極B襯底端vss公共接地電位端葡工作電位端R1 R3 各相鄰節點間的阻值 V1 V6 與各節點相對應的電壓
具體實施例方式
為使本發明的上述目的、特徵和優點能更明顯易理解，下文特例舉兩個 較佳實施例，並配合所附圖示，作詳細說明如下
本發明揭露一種改善ESD防護器件均勻導通的方法，其中所述的M0S晶 體管具有多個相互並聯的指狀元件，各指狀元件分別關聯於一個寄生三極體， 且各寄生三極體的集電極(即MOS電晶體的漏極)通過共漏極線耦接於工作 電位端或集成電路的I/0端，寄生三極體的發射極(即MOS電晶體的源極) 與MOS電晶體的柵極、襯底共同連接於公共接地電位端。其特徵為在所述 的ESD防護器件中，MOS電晶體的襯底端還串聯有一高阻值裝置，進而將其與 上述源極、柵極一起耦接到公共接地電位端。
第一實施例
如圖3為本發明改善均勻導通的方法在高電阻實施下的ESD防護器件的 布局剖視圖；如圖4為圖3器件的等效電路示意圖。圖3中同樣以含六個指 狀元件的麗OS電晶體為例，其中麗OS電晶體最下端為P型或N型襯底1，且 具有多個相互並聯的指狀元件，分別並聯結合於P阱2，該指狀元件分別關聯 於一個寄生三級管4。由圖中所示可以看出，這些並聯的寄生三極體的集電極 (即NMOS電晶體的漏極D)通過共漏極線7耦接於工作電位端VDD或集成電路 的I/O端，而其源極S、柵極G與襯底端B則藉由共柵極線6 —起耦接於公共 接地電位端VSS。如背景技術中提及，由於P阱2本身存在阻值，所以不同的 寄生三級管基極之間存在一定的電阻，且通常其阻值相近，即圖中R1、 R2和 R3所示。對比於圖l可見，本ESD防護器件的實施圖例中，麗OS電晶體的襯 底端B還串聯有一電阻R，進而將該襯底端B與上述源極S、柵極G—起耦接到公共接地電位端VSS。其中，該串聯電阻R的阻值遠大於各指狀元件間關聯的寄生電阻的阻值。該ESD防護器件於實際運作情形下，當向漏端D施加正向偏壓時，由於 串聯電阻R的阻值遠大於各指狀元件關聯的寄生電阻的阻值，其分壓效應使 得處於不同位置的寄生三極體其基極電壓值非常相近，從而使得ESD防護器 件能夠更均勻的倒通，並且可以有效降低NMOSFET的觸發電壓。如圖7所示的ESD防護器件均勻導通改善前後各節點電壓曲線的對比示 意圖。由圖可以清楚地看出，不同的串聯電阻阻值(其中r2》1)會不同程度 的改善各不同寄生三極體基極節點的電壓差，使得大尺寸的NMOSFET能夠更 均勻的倒通。這一實驗的對比示意圖，證明了本發明的改良方案為切實可行， 能真正達成其創作的目的。第二實施例如圖5為本發明改善均勻導通的方法在二極體實施下的ESD防護器件的 布局剖視圖；如圖6為圖5器件的等效電路示意圖。圖中與第一實施例相同 的部分這裡將不再描述，然而區別於上述實施例，本實施例的特別之處是用 一二極體取代上述高阻值電阻R，且該二極體的陽極與公共接地電位端VSS相 耦接，陰極與該ESD防護器件的襯底端相耦接。當NM0SFET電晶體的漏極加 正向偏壓時，該二極體處於反向截止狀態，這一高阻值裝置由於其擊穿電壓 相對較高，因此同樣可以使得處於不同位置的寄生三級管其基極電壓值非常 接近，並且有效降低函OSFET的觸發電壓，實現本發明的目的。本發明改善ESD防護器件均勻導通的方法，其應用除了可以有效改善ESD 防護器件均勻導通，高效排放ESD電流外，由於附加電阻及二極體特性的可調性，使得ESD防護器件的觸發電壓值變得可以調控，從而使其在不同的電 路設計中，得到更深入的功能發揮。另外，由於三極體本身作為ESD防護器 件時，其電路連接方式、版圖布局方式以及工作原理均同GatecLMOSFET相類 似，所以本發明的改進方案同樣適用於NPN或PNP三極體。以上僅是本發明的具體範例，對本案保護範圍不構成任何限制。凡採用 等同變換或者等效替換而形成的技術方案，均落在本發明權利保護範圍之內。
權利要求
1.一種改善ESD防護器件均勻導通的方法，適用於集成電路中靜電放電(ESD)防護器件的特性改進，其中所述的MOS電晶體具有多個相互並聯的指狀元件，各指狀元件分別關聯於一個寄生三極體，且各寄生三極體的集電極(即MOS電晶體的漏極)通過共漏極線耦接於工作電位端或集成電路的I/O端，寄生三極體的發射極(即MOS電晶體的源極)與MOS電晶體的柵極及襯底共同連接於公共接地電位端，其特徵在於在所述的ESD防護器件中，MOS電晶體的襯底端還串聯有一高阻值裝置，進而將其與上述源極、柵極一起耦接到公共接地電位端。
2. 根據權利要求1所述的改善ESD防護器件均勻導通的方法，其特徵在 於所述的ESD防護器件為N溝道場效應管。
3. 根據權利要求1所述的改善ESD防護器件均勻導通的方法，其特徵在 於所述的ESD防護器件為P溝道場效應管。
4. 根據權利要求1所述的改善ESD防護器件均勻導通的方法，其特徵在 於所述的ESD防護器件為PNP三極體。
5. 根據權利要求1所述的改善ESD防護器件均勻導通的方法，其特徵在 於所述的ESD防護器件為NPN三極體。
6. 根據權利要求1所述的改善ESD防護器件均勻導通的方法，其特徵在 於所述的高阻值裝置為一電阻，其阻值遠大於各指狀元件間關聯的寄生電 阻的阻值。
7. 根據權利要求1所述的改善ESD防護器件均勻導通的方法，其特徵在 於所述的高阻值裝置為一二極體，且該二極體的陽極與公共接地電位端相 耦接，陰極與該ESD防護器件的襯底端相耦接。
全文摘要
本發明揭示一種改善ESD防護器件均勻導通的方法，適用於集成電路中靜電放電(ESD)防護器件的特性改進，其中所述的MOS電晶體具有多個相互並聯的指狀元件，各指狀元件分別關聯於一個寄生三極體，且各寄生三極體的集電極(即MOS電晶體的漏極)通過共漏極線耦接於工作電位端或集成電路的I/O端，寄生三極體的發射極(即MOS電晶體的源極)與MOS電晶體的柵極、襯底共同連接於公共接地電位端。其特徵為在所述的ESD防護器件中，MOS電晶體的襯底端還串聯有一高阻值裝置，進而將其與上述源極、柵極一起耦接到公共接地電位端。藉此可以降低Gated_MOSFET的觸發電壓，使得大尺寸的防護器件能夠更均勻的導通，提高器件的ESD防護能力，進一步節省電路設計面積，降低開發成本。
文檔編號H02H9/00GK101409444SQ20071013387
公開日2009年4月15日 申請日期2007年10月11日 優先權日2007年10月11日
發明者夏洪旭, 王政烈, 俊 石 申請人:和艦科技(蘇州)有限公司