一種雙功率時鐘三值鍾控絕熱邏輯電路的製作方法
2023-10-28 15:34:47 1
專利名稱：一種雙功率時鐘三值鍾控絕熱邏輯電路的製作方法
技術領域：
本發明涉及一種多值絕熱電路，尤其是涉及一種雙功率時鐘三值鍾控絕熱邏輯電路。
背景技術：
目前，大規模集成電路幾乎以超越Moore定律的速度發展著，在一塊晶片上所能集 成的電路規模越來越大，速度越來越快，其功耗也將越來越大。巨大的功耗不僅使各種 可攜式設備遇到電源方面的困難，而且晶片的過熱亦導致它們易於工作失效與壽命縮 短。另一方面由於半導體工藝技術的進步，門電路等佔用的面積急劇下降，相反在VLSI 的基片中，有70%以上的矽片面積用於布線。由此限制了電路的集成度、提高了生產成 本，而且由於線路間的電磁效應，也必將導致電路降低性能、甚至產生意想不到的錯誤。
由於多值邏輯電路可以提高單線攜帶信息的能力和集成電路的信息密度，而且可以 減少VLSI的引線數和引腳的數量，從而可以相應提高電路空間和時間的利用率，增強 電路的數據處理能力。但目前多值邏輯電路大都採用二值元件來實現，因此電路結構相 當複雜，功耗十分巨大。
圖l給出了三值DPL(DoublePass-transistorLogic)緩衝器/反相器的電路圖，在該電路 中，取和邏輯值0， 1， 2相對應的三種物理電壓源為地(0)， Fz)z)/2和^)z)。其工作原理為 當輸A^0, 3^=2時，電路中NMOS管m8和PMOS管m9導通。此時的F0， 3 =2將分
別被傳輸至輸出端o^和^。由於高電平是經PMOS管傳輸，因此無閾值電壓損失。當
x=l， 3 =1時，由於PMOS管rm， m2導通，因此NMOS管ms， 1116的柵極電壓為7朋，這導 致ms, m^導通，中間電平&z/2將傳輸至輸出端。由於此時;c和jf均為l，因此實際上該 電路中的電壓源Fz)D/2也可省去，而改接x或3f。這會導致輸入信號x和3f的負載電容不對 稱，因此在對x和3f二路信號傳輸延遲一致性要求較高的應用場合可以採用接Fz^2的方 案。當f2， 3 =0時，PMOS管m7和NMOS管mK)導通，此時高電平Jc-2經PMOS管傳輸至輸出端ow/，低電平3^0由NMOS管傳輸至輸出端^。圖l中m3， m4的作用是給ms, me 的柵極電荷提供一個放電通路以確保當輸^0(3 =2)_^=2(3 =0)時1115， ni6可靠截止。 通過上述分析表明該電路實現的是三值信號的緩衝和反相功能。
該電路的優點是結構較為簡單且十分規則，有利於版圖設計，輸入信號的負載對稱 性好，無直流通路，無閾值電平損失以及完全基於標準CMOS工藝而無需調整閾值電壓。 但該電路採用直流電源供電，輸出信號的變化是通過電源或輸入信號對節點電容充電及 節點電容對地放電來實現的。在這一過程中，從電源或輸入信號汲取的電荷傳至節點電 容，然後洩放到地端，這是一個電能至熱能的不可逆轉換過程，即對能量的使用是由電 源—輸出接點—地(0)的一次性使用方式。對節點電容的每一次充電(或放電)將導致
C^^/2的能量損耗，因此節省功耗的幅度有限。
具有能量恢復功能的絕熱(Adiabatic)技術，採用交流脈衝電源驅動電路，使電源中 的電感和電路中的節點電容形成振蕩迴路，可有效回收注入電路節點電容中的電荷，實 現能量恢復，並減少或避免因耗能元件電阻引起的由電能轉換為熱能這一不可逆過程中 的能量損耗，故絕熱電路具有極低的功耗。
發明內容
本發明所要解決的技術問題是提供一種雙功率時鐘三值鍾控絕熱邏輯電路，該電路 具有正確的邏輯功能和顯著的低功耗特性。
本發明解決上述技術問題所採用的技術方案為 一種雙功率時鐘三值鍾控絕熱邏輯 電路，包括一個鍾控傳輸門絕熱邏輯基本電路，所述的鐘控傳輸門絕熱邏輯基本電路設 置有信號輸入端、反信號輸入端、信號輸出端、反信號輸出端、第一採樣節點、第二採 樣節點、第一功率時鐘端和鍾控時鐘端，該電路還包括四個具有自舉效應的NMOS管 即第一 NMOS管、第二 NMOS管、第三NMOS管和第四NMOS管，所述的第一 NMOS 管的漏極與所述的第二 NMOS管的源極相連接，所述的第三NMOS管的漏極與所述的 第四NMOS管的源極相連接，所述的第一 NMOS管的源極與所述的第三NMOS管的源 極並接於第二功率時鐘端，所述的第二 NMOS管的漏極與所述的信號輸出端相連接， 所述的第四NMOS管的漏極與所述的反信號輸出端相連接，所述的第三NMOS管的柵極與所述的第二NMOS管的柵極並接於所述的第一採樣節點，所述的第一NMOS管的 柵極與所述的第四NMOS管的柵極並接於所述的第二採樣節點。
所述的鐘控傳輸門絕熱邏輯基本電路由兩個鍾^NMOS管即第五NMOS管和第六 NMOS管、兩個自舉操作的NMOS管即第七NMOS管和第八NMOS管及組成CMOS-latch 結構的兩個PMOS管即第一PMOS管和第二PMOS管與兩個NMOS管即第九NMOS管和 第十NMOS管組成，所述的第一PMOS管的漏極、所述的第二PMOS管的柵極、所述的 第十NMOS管的柵極、所述的第九NMOS管的漏極與所述的第七NMOS管的漏極並接於 所述的信號輸出端，所述的第二PMOS管的漏極、所述的第一PMOS管的柵極、所述的 第九NMOS管的柵極、所述的第十NMOS管的漏極與所述的第八NMOS管的漏極並接於 所述的反信號輸出端，所述的第一PMOS管的源極、所述的第七NMOS管的源極、所述 的第八NMOS管的源極與所述的第二PMOS管的源極並接於所述的第一功率時鐘端，所 述的第七NMOS管的柵極與所述的第五NMOS管的漏極並接於所述的第一採樣節點，所 述的第八NMOS管的柵極與所述的第六NMOS管的漏極並接於所述的第二採樣節點，所 述的第九NMOS管的源極與所述的第十NMOS管的源極並接於地，所述的第五NMOS管 的源極與所述的信號輸入端連接，所述的第六NMOS管的的源極與所述的反信號輸入端 連接，所述的第五NMOS管的柵極和所述的第六NMOS管的柵極均與所述的鐘控時鐘端 連接。
與現有技術相比，本發明的優點在於將多值邏輯電路的高信息密度特性和絕熱電路 的低功耗特性相結合。本發明的一種雙功率時鐘三值鍾控絕熱邏輯電路是採用雙功率時 鐘的具有極低功耗的三值絕熱電路，它的操作分為2級，第一級在鍾控時鐘的控制下通
過二個鍾3SNMOS管對輸入信號進行釆樣；第二級在二個功率時鐘的工作節奏下，通過 自舉操作的NMOS管以及組成CMOS-latch結構的PMOS管和NMOS管對負載充放電，使 電路實現三值輸入和輸出，輸出波形完整，同時極大地降低了電路的功耗，與三值DPL 緩衝/反向電路相比，本發明的平均功耗節約可達72%。
圖1為三值DPL緩衝/反相電路示意圖2為本發明的電路示意圖3為鍾控傳輸門絕熱邏輯基本電路示意圖；圖4為本發明的操作時序示意圖5為本發明的輸入信號/"為"210210…"的模擬波形圖6為三值DPL緩衝/反相電路和本發明的電路在輸入信號/"為"210210…"時的瞬 態能耗模擬波形對比圖。
具體實施例方式
以下結合附圖實例對本發明作進一步詳細描述。
如圖2所示， 一種雙功率時鐘三值鍾控絕熱邏輯電路(double power clock ternary clocked transmission gate adiabatic logic, DTCTGAL)，包括一個鍾控傳輸門絕熱邏輯基本 電路，鍾控傳輸門絕熱邏輯基本電路設置有信號輸入端z'"、反信號輸入端z'w6、信號輸
出端O""反信號輸出端o"A、第一採樣節點;c、第二採樣節點y、第一功率時鐘端^和
鍾控時鐘端^"，該電路還包括四個具有自舉效應的NMOS管即第一 NMOS管N"第二
NMOS管N2、第三NMOS管N3和第四NMOS管N4，第一 NMOS管Ni的漏極與第二 NMOS管N2的源極相連接，第三NMOS管N3的漏極與第四NMOS管N4的源極相連 接，第一 NMOS管Ni的源極與第三NMOS管N3的源極並接於第二功率時鐘端^，第 二 NMOS管N2的漏極與信號輸出端相連接，第四NMOS管N4的漏極與反信號輸 出端相連接，第三NMOS管N3的柵極與第二 NMOS管N2的柵極並接於第一採樣 節點;c，第一 NMOS管&的柵極與第四NMOS管N4的柵極並接於第二採樣節點》
鍾控傳輸門絕熱邏輯(clocked transmission gate adiabatic logic, CTGAL)基本電路如 圖3所示，它是一種採用二相無交疊功率時鐘的具有極低功耗的絕熱電路，鍾控傳輸門 絕熱邏輯基本電路由兩個鍾控NMOS管即第五NMOS管N5和第六NMOS管N6、兩個 自舉操作的NMOS管即第七NMOS管N7和第八NMOS管N8及組成CMOS-latch結構 的兩個PMOS管即第一 PMOS管Pi和第二 PMOS管P2與兩個NMOS管即第九NMOS 管N9和第十NMOS管Nh)組成，第一PMOS管P!的漏極、第二PMOS管P2的柵極、 第十NMOS管N1Q的柵極、第九NMOS管N9的漏極與第七NMOS管N7的漏極並接於 信號輸出端第二 PMOS管P2的漏極、第一 PMOS管Pi的柵極、第九NMOS管 N9的柵極、第十NMOS管N1的漏極與第八NMOS管N8的漏極並接於反信號輸出端 o"幼，第一PMOS管Pt的源極、第七NMOS管N7的源極、第八NMOS管Ns的源極與第二 PMOS管P2的源極並接於第一功率時鐘端0，第七NMOS管N7的柵極與第五 NMOS管N5的漏極並接於第一採樣節點x，第八NMOS管N8的柵極與第六NMOS管 N6的漏極並接於第二採樣節點》第九NMOS管N9的源極與第十NMOS管N1的源極 並接於地，第五NMOS管N5的源極與信號輸入端f"連接，第六NMOS管N6的的源極 與反信號輸入端勵連接，第五NMOS管N5的柵極和第六NMOS管N6的柵極均與鍾
控時鐘端5連接。
該電路中所有的NMOS管的襯底均與地相連接，所有的PMOS管的襯底均與直流 電源F^相連接。
圖4給出了本發明電路在輸入信號為"201021..."時的模擬波形。在圖4所示的六個 周期中，第一、五周期輸入為2、 0，第二、四周期輸入為0、 2，第三、六周期輸入為1、 1。因本發明的電路為對稱結構，故輸入為0、 2時的工作特性與輸入為2、 0時相同。 現分別以第一、三周期為例，對圖2所示的DTCTGAL電路的工作特性進行分析。將脈 衝周期分別分成六個時間段，如TV.. Ts和IV... T6'。
第一周期
Ti期間，輸入/"和時鐘^"電平升高，輸入/"6和功率時鐘^、 ^為低電平。Ns導 通，對節點x進行充電直至F/)zr^v (PW為NMOS管N5的閾值電壓)；同時N6導通， 使節點y保持在零電平。N7導通，Ns截止，同時，與A相連的支路Nh N2， N3、 N4 均截止，此時由於功率時鐘^、 0均為零電平，所以輸出端ow、 o"沾均保持在零電平
不變。此刻，時鐘^完成對輸入信號的採樣。 T2期間，保持輸入信號的採樣值。
丁3期間，時鐘5電平下降，Ns截止，節點jc保持採樣值不變。 所以，時間段TVT3為採樣期，實現對輸入信號採樣。
丁4期間(邏輯賦值期)，0保持低電平，而功率時鐘A、 ^電平開始升高，這時 N5、 Ne均截止，使得節點jc為浮動高電平，節點y為浮動低電平。由於jc與0" ^間 存在寄生電容，節點;c將因自舉作用而使它的電平超過FDirFrw。 N7已經導通，功率時 鍾0在低電平時通過N7對輸出賦值，無閾值損失。當ow電平高於N1的開啟閾時， N10導通，從而使ow幼箝位至地。當0電平超過IFjpl (FrP為PMOS管Pt的閾值電壓) 時，Pi導通，功率時鐘^在高電平時通過P!對輸出ow賦值，無閾值損失。從而OW通過N7和&組成的互補傳輸門箝位於0。
Ts期間(保持期)，o"f保持在功率時鐘^峰值Fz)z)， ow幼箝位在零電平。
丁6期間(能量恢復期)，節點;c、 _y仍保持原來的浮動狀態，ow/通過N7和^組成
的傳輸門跟隨0下降到O。 第三周期
TV期間，輸入/w、 /"6對節點;c、 y均充電至FzW2， Ni、 N2， N3、 N4均導通，與^ 相連的支路N7， Ns截止。T2'、 1V期間的工作特性與第一周期相同，即節點;c、；;保持採 樣值不變。
T4鄰間(邏輯賦值期)，功率時鐘A分別通過Ni、 N2和N3、 N4對輸出o"" OM幼
賦值，使得oW、 ot^跟隨A上升並箝位於^，此時N9、 Nk)截止。節點x、 y因自舉 作用而使電平超過^z)/2。
TV期間(保持期)，輸出otrf、 om沾均保持在F/5zV2。
TV期間(能量恢復期)，OMf、 OMf&分別通過Nh N2和N3、 N4組成的通路隨&下
降到0。
此DTCTGAL電路通過自舉操作的NMOS管和CMOS-latch結構確保輸出端始終跟 隨功率時鐘^、 ^變化，消除了在賦值初期或能量恢復末期因閾值損失而產生的非絕 熱功耗，從而有效降低了功耗。
採用TSMC 0.25pm CMOS工藝器件參數，對本發明的一種雙功率時鐘三值鍾控絕 熱(DTCTGAL)電路進行功能模擬，如圖5所示。其中功率時鐘^、 ^的幅值電壓分別 為2.5V、 1.25V， NMOS寬長比均取『/￡-0.36—0.24拜，PMOS寬長比均取 『/I=0.72nm/0.24nm。 /"、 為互補的輸入信號，oirf、 ow幼為雙軌互補輸出信號。分析 圖5可以發現，輸出信號比輸入信號延遲半個時鐘周期，符合DTCTGAL電路的特點。 圖6給出了三值DPL緩衝/反向電路和DTCTGAL電路在輸入信號/"為"210210…" 時的瞬態能耗模擬波形。橫坐標為模擬時間，縱坐標為能耗。電路瞬態能耗曲線的上升 部分反映電源向電路注入能量，下降部分表明由電源回收能量，曲線凹底的漸升現象反 映電路的能耗。在1.8ns時間內，三值DPL緩衝/反向電路的瞬態能耗為1.82pJ，而 DTCTGAL單元電路的瞬態能耗為0.5pJ，平均功耗節約達72%。
權利要求
1、一種雙功率時鐘三值鍾控絕熱邏輯電路，包括一個鍾控傳輸門絕熱邏輯基本電路，所述的鐘控傳輸門絕熱邏輯基本電路設置有信號輸入端、反信號輸入端、信號輸出端、反信號輸出端、第一採樣節點、第二採樣節點、第一功率時鐘端和鍾控時鐘端，其特徵在於該電路還包括四個具有自舉效應的NMOS管即第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管，所述的第一NMOS管的漏極與所述的第二NMOS管的源極相連接，所述的第三NMOS管的漏極與所述的第四NMOS管的源極相連接，所述的第一NMOS管的源極與所述的第三NMOS管的源極並接於第二功率時鐘端，所述的第二NMOS管的漏極與所述的信號輸出端相連接，所述的第四NMOS管的漏極與所述的反信號輸出端相連接，所述的第三NMOS管的柵極與所述的第二NMOS管的柵極並接於所述的第一採樣節點，所述的第一NMOS管的柵極與所述的第四NMOS管的柵極並接於所述的第二採樣節點。
2、 如權利要求1所述的一種雙功率時鐘三值鍾控絕熱邏輯電路，其特徵在於所述 的鐘控傳輸門絕熱邏輯基本電路由兩個鍾控NMOS管即第五NMOS管和第六NMOS 管、兩個自舉操作的NMOS管即第七NMOS管和第八NMOS管及組成CMOS-latch結 構的兩個PMOS管即第一 PMOS管和第二 PMOS管與兩個NMOS管即第九NMOS管 和第十NMOS管組成，所述的第一PMOS管的漏極、所述的第二PMOS管的柵極、所 述的第十NMOS管的柵極、所述的第九NMOS管的漏極與所述的第七NMOS管的漏極 並接於所述的信號輸出端，所述的第二 PMOS管的漏極、所述的第一PMOS管的柵極、 所述的第九NMOS管的柵極、所述的第十NMOS管的漏極與所述的第八NMOS管的漏 極並接於所述的反信號輸出端，所述的第一 PMOS管的源極、所述的第七NMOS管的 源極、所述的第八NMOS管的源極與所述的第二 PMOS管的源極並接於所述的第一功 率時鐘端，所述的第七NMOS管的柵極與所述的第五NMOS管的漏極並接於所述的第 一採樣節點，所述的第八NMOS管的柵極與所述的第六NMOS管的漏極並接於所述的 第二採樣節點，所述的第九NMOS管的源極與所述的第十NMOS管的源極並接於地， 所述的第五NMOS管的源極與所述的信號輸入端連接，所述的第六NMOS管的源極與 所述的反信號輸入端連接，所述的第五NMOS管的柵極和所述的第六NMOS管的柵極 均與所述的鐘控時鐘端連接。
全文摘要
本發明公開了一種雙功率時鐘三值鍾控絕熱邏輯電路，包括設置有信號輸入端、反信號輸入端、信號輸出端、反信號輸出端、第一採樣節點、第二採樣節點、第一功率時鐘端和鍾控時鐘端的鐘控傳輸門絕熱邏輯基本電路及四個具有自舉效應的NMOS管，第一NMOS管的漏極與第二NMOS管的源極相連接，第三NMOS管的漏極與第四NMOS管的源極相連接，第一NMOS管的源極與第三NMOS管的源極並接於第二功率時鐘端，第二NMOS管的漏極與信號輸出端相連接，第四NMOS管的漏極與反信號輸出端相連接，第三NMOS管的柵極與第二NMOS管的柵極並接於第一採樣節點，第一NMOS管的柵極與第四NMOS管的柵極並接於第二採樣節點，與三值DPL緩衝/反相電路相比平均功耗節約可達72％。
文檔編號H03K19/094GK101621295SQ20091010143
公開日2010年1月6日 申請日期2009年8月5日 優先權日2009年8月5日
發明者李昆鵬, 汪鵬君 申請人:寧波大學