製造具有較小的柵極高度的電晶體的方法

2023-10-09 16:31:59 2

專利名稱：製造具有較小的柵極高度的電晶體的方法
技術領域：
本發明一般地涉及集成電路電晶體，並且更特別地涉及一種改進 的結構和方法，其減小了柵極的高度並且同時限定了每個電極內的活 性摻雜劑的範圍，由此使集成電路性能最大化。
背景技術：
在高性能互補金屬氧化物半導體(CMOS)器件的傳統工藝過程 中遇到了很多難題。由於電晶體的特徵尺寸按比例縮小，因此不僅電 極(源極、漏極和柵極)的尺寸變小，而且由於將電極製造得彼此更 加接近，電極之間的距離也變小了。在器件的工作期間，靠得更緊密 增大了電極之間的電場。因此，對於整個集成電路的性能來說，越來 越關鍵的是使電極之間的寄生電容最小化，並且與此同時，在不增大 器件的截止態漏電流(off-state leakage)的情況下使驅動電流最大化。多晶矽柵極堆的高度影響柵極與源漏(S/D)接觸結構及其電擴 展(諸如與柵極和金屬化接點相重疊的擴展摻雜)之間的寄生電容。 多晶矽高度減小，即多晶矽柵極線的側壁區域較小，會減小在多晶矽 柵極線與源/漏極及其關聯接觸結構之間的外圍組件的外緣電容。柵極 到源/漏極擴展之間的電容除了對電流驅動能力和功率具有影響之外， 還對集成電路在邏輯應用上的整體速度具有大的影響。因此，希望減 小柵極的高度。利用自對準源極/漏極/柵極注入的傳統CMOS工藝限制了柵極高 度能夠減小的量。由於減小了柵極高度，以充足的能量注入摻雜劑以 對源漏區進行摻雜以及為了形成暈圏而將多晶矽柵極用作自對準掩 模可能會使得摻雜劑通過多晶矽柵極和柵極電介質滲入到溝道中。因 此，隨著柵極高度的減小，柵極雜質汙染下層柵極氧化物的風險也增大了。為避免這種風險， 一些傳統的工藝減小了製造過程的總的整個 熱預算。然而，減小總的熱預算會導致其他電極中的摻雜劑活化不充 分，並且有可能因此而限制驅動電流。作為替代，可以顯著減小自對準源極/漏極/柵極和暈圏的注入能量以減輕摻雜劑的滲透；然而，自 對準源極/漏極和暈圈的較低的注入能量會引起較高的源/漏寄生電阻 並使得溝道中的暈圈摻雜不充分，減小驅動電流並使短溝道滾降(roll off)特性下降。此外，採用高度較小的柵極限制了可獲得的最大側壁隔離墊長 度。隨著柵極高度變短，由於用於具有給定厚度的澱積隔離墊材料的 RIE(反應離子刻蝕)的步進高度減小，因此減小了隔離墊的最大尺 寸，引起S/D摻雜劑的橫向侵蝕，並且使得在柵極與S/D之間發生矽 化物橋接的概率更高。當採用外延生長的凸起的源漏結構時，由於在 具有較小高度的柵極之上發生外延過度生長，這種問題變得更加嚴 重。柵極上的不期望的過度生長的外延多晶矽還會受到矽化，其將在 柵極與凸起的源漏區之間形成導電路徑，引起電晶體功能故障。除了上述關於縮短柵極高度的問題之外，採用RSD(凸起的源極 /漏極)的傳統CMOS工藝還受到不必要的暫態加速擴散(TED)的 影響。更具體而言，在RSD處理期間，諸如硼之類的雜質有可能由 於對N型場效應電晶體(NFET)的暈圈注入以及對P型場效應晶體 管(PFET)的擴展注入和源極/漏極注入而擴散到溝道中。更具體而 言，通常在大約700。C到900 。C的溫度下執行超過幾分鐘的延長熱循 環的矽選擇性外延處理以在薄SOI (絕緣體上矽)結構上構造RSD。 通常已知這種熱條件會引起最顯著的主摻雜劑(特別是硼)的TED, 對短溝道器件造成有害影響，諸如增大門限電壓的滾降。發明內容本發明提供了一種用於形成具有減小的柵極高度的集成電路晶 體管的方法。本發明提供了一種形成層狀結構的方法，該結構具有襯 底、襯底之上的柵極導體以及柵極導體之上的至少一個犧牲層(sacrificial layer)。通過形成與柵極疊層相鄰的隔離墊並對不受隔離 墊保護的襯底區域進行摻雜以在柵極疊層附近形成源漏區，將該層狀 結構構圖為至少一個從襯底上延伸的柵極疊層。然後，去除隔離墊和 犧牲層。柵極導體的高度小於與由隔離墊創建的源漏區的間隔相關的柵 極高度。隔離墊的尺寸由柵極導體和犧牲層的組合高度來控制，從而 與僅僅達到所述柵極導體的高度的情況相比，達到所述組合高度的所 述隔離墊提供更大的間隔。與由只形成到柵極導體高度的隔離墊所形 成的源漏區相比，更大的間隔將源漏區定位在距離柵極導體更遠的位 置。通過在柵極導體之上形成犧牲氧化物層並在氧化物層之上形成 附加犧牲層，可在柵極導體之上形成犧牲層。犧牲氧化物層保護柵極 導體。該層狀結構在柵極導體下面具有矽層，並且還在構圖處理之後， 在自對準注入中對源/漏極和柵極導體 一起進行摻雜。柵極導體和犧牲層的組合高度阻止雜質到達矽層，並且如果沒有 犧牲層，摻雜處理將會通過柵極導體和柵極介電層向矽層注入雜質。 該層狀結構在柵極導體下面具有矽層。在構圖處理之後，在自對準注 入中對源/漏極和柵極導體一起進行摻雜。本發明還提供第二摻雜處 理，在自對準注入中用與在第 一摻雜處理中所用的雜質極性相反的雜 質對柵極導體下面的暈圈區進行摻雜。柵極導體和犧牲層的組合高度 阻止雜質到達矽層，並且如果沒有犧牲層，摻雜處理將會通過柵極導 體和柵極介電層向矽層注入雜質。本發明還提供了一種方法，其在鄰近臨時隔離墊的襯底層上外延 生長凸起的源漏區，以便使臨時隔離墊將凸起的源漏區與柵極疊層隔 開。然後，在凸起的源漏區上生長附加的介電層，在不去除犧牲材料 的情況下去除臨時隔離墊，在凸起的源漏區和矽層的暴露區中執行暈 圈注入，並且在柵極疊層附近形成永久隔離墊。永久隔離墊比臨時隔 離墊更薄。接下來，將雜質注入到凸起的源漏區和矽層的暴露區中， 並且形成填充永久隔離墊與凸起的源漏區之間的矽層的暴露區的最終隔離墊。在此之後，將附加雜質注入凸起的源漏區和矽層的暴露區 中，進行退火以激活所有的雜質，對凸起的源漏區上的附加介電層進行回蝕(etch back),並且同時對柵極導體和凸起的源漏區進行矽化。 在柵極疊層上採用犧牲層而人為地增加柵極高度可以形成更大 的可去除隔離墊。本發明採用兩步隔離墊形成工藝來進行隔離墊寬度 調整(犧牲隔離墊和永久隔離墊)。採用較大的隔離墊，本發明還避 免了當減小的柵極高度限制和減小了可獲得的隔離墊尺寸時可能會 發生的摻雜劑侵蝕以及矽化物橋接問題。


根據以下參考附圖對優選實施例的詳細描述，可以更好地理解本 發明，其中圖1A和圖1B是部分完成的N型電晶體和P型電晶體的示意圖； 圖2A和圖2B是部分完成的N型電晶體和P型電晶體的示意圖； 圖3A和圖3B是部分完成的N型電晶體和P型電晶體的示意圖； 圖4A和圖4B是部分完成的N型電晶體和P型電晶體的示意圖； 圖5A和圖5B是部分完成的N型電晶體和P型電晶體的示意圖； 圖6A和圖6B是部分完成的N型電晶體和P型電晶體的示意圖； 圖7A和圖7B是部分完成的N型電晶體和P型電晶體的示意圖； 圖8A和圖8B是部分完成的N型電晶體和P型電晶體的示意圖； 圖9A和圖9B是部分完成的N型電晶體和P型電晶體的示意圖； 圖IOA和圖IOB是部分完成的N型電晶體和P型電晶體的示意圖；圖IIA和圖IIB是部分完成的N型電晶體和P型電晶體的示意圖；圖12A和圖12B是部分完成的N型電晶體和P型電晶體的示意圖；圖13A和圖13B是部分完成的N型電晶體和P型電晶體的示意圖；圖14A和圖14B是部分完成的N型電晶體和P型電晶體的示意 圖；以及圖15A和圖15B是部分完成的N型電晶體和P型電晶體的示意圖。
具體實施方式
本發明提供了一種新穎的方法，其按比例減小了 SOI上的CMOS 器件中的所有電極的尺寸，包括柵極高度。本發明通過在多晶矽柵極 之上提供犧牲層而解決了與柵極高度減小相關聯的問題。多晶矽柵極 之上的緩衝層人為地增大了隨後的處理集成期間的柵極高度，從而使 得可以以足夠高的能量進行源極、漏才及和暈圏注入，以對源漏區和溝 道區進行充分的摻雜，而不會引起硼通過多晶矽柵極和柵極介電層而 滲透的問題(如上所述)。換言之，由於緩衝層的厚度，使得在包括 源極/漏才及和暈圈節(halo junctions)以及側壁隔離墊尺寸的本發明的 器件結構內，可以將雜質注入到與採用傳統的較高的柵極結構時的注 入深度相同的深度，因此釆用本發明可以利用傳統的自對準注入工藝在柵極疊層上採用犧牲層而人為地增加柵極高度可以形成較大 的可去除隔離墊。本發明採用兩步隔離墊形成工藝來進行隔離墊寬度 調整(犧牲隔離墊和永久隔離墊)。釆用較大的隔離墊，本發明還避 免了當減小的柵極高度限制和減小了可獲得的隔離墊尺寸時可能會 發生的摻雜劑侵蝕以及矽化物橋接問題(如上所述)。為了避免上述 硼擴散問題，本發明在形成凸起的源/漏區之後為N-暈圏、P-擴展和P 型源漏極注入硼。這一工藝還使得可以在RSD處理之前引入擴散較 慢的摻雜劑，諸如砷。此外，用於PFET的硼/BF,源極/漏極注入的隔 離墊寬度相對於用於NFET的砷注入的隔離墊寬度更大，以便為PFET 源漏極中的硼擴散讓出更多的空間。本發明消除了 NFET和PFET摻雜劑種類之間的相互影響。更具 體而言，本發明採用較大的可去除隔離墊以在RSD選擇性外延處理期間使硼的橫向侵蝕的任何影響最小化，從而減弱了硼注入的影響。圖1A-圖15B以示意性截面視圖示出了本發明的一個例子。本發明並 不限於這些例子，而是同樣可以應用於所有的類似結構。選擇這些例 子作為本發明的代表，然而，本發明顯然並非僅限於這些例子。圖"A"表示N型器件，而圖"B"表示P型器件。另外，為了簡 化附圖，在圖1A-圖14B中只示出了每個結構的一半(例如左邊的一 半)。每個結構的右邊一半(未示出)是所示出的左邊一半的鏡像。 圖15A和圖15B示出了完整(包括左邊的一半和右邊的一半)的晶 體管結構。在一個實施例中，本發明擬在同一襯底或晶片上同時製造 N型器件和P型器件。因此，不同的圖"A"和圖"B"表示製造過程中 的相同處理步驟。在圖1A和圖1B中，已經通過按照次序澱積/形成各層材料而形 成了層狀結構。可以採用任意公知的澱積/形成工藝來澱積/形成這些 層，這些工藝包括化學氣相澱積(CVD)、液相澱積(LPD)、氣相 澱積(VPD)、濺射、氧化生長、外延生長等。第一層包括絕緣體(氧 化物)IO和矽層11。氧化物IO使矽層11不與底層的襯底(未示出)電接觸。由於矽 層ll在絕緣體(在本例中為氧化物10)之上，因此這種類型的結構 稱為絕緣體上矽(SOI)結構。在這樣一種結構中，氧化物10稱為掩 埋氧化物(BOX)。掩埋氧化物10將電晶體與任何底層結構隔開。 下面描述的本發明顯示了其對於這種SOI結構的特殊應用。然而，本 發明在SOI和體矽(bulkSi)襯底技術上的應用具有相同的適用性和 重要性。標號12表示柵極氧化物，標號13表示柵極導體。柵極導體13 可以是任意導電材料，諸如金屬、合金、導電氧化物、多晶矽等。柵 極導體層13的厚度決定柵極導體的最終高度。標號14-16是可以從最終的結構中去除的犧牲絕緣材料，並且只 在製造過程期間使用這些犧牲絕緣材料。在本例中，標號14是氧化 物，標號15是氮化物，並且標號16是硬絕緣材料(例如四乙基原矽酸鹽(TEOS))。然而，在創建與可去除隔離墊材料和最終隔離墊 材料以及對應的刻蝕選擇性相關聯而製造的器件時，可以根據設計者 的特定需要使用任意數目和類型的犧牲材料。標號14-16人為地增加 了後續處理步驟期間的柵極高度。這樣可以減小柵極高度而不會受到 如上所述的有害副作用的影響。柵極導體高度與犧牲層高度的優選比 率由諸如矽化物厚度、目標隔離墊寬度、RSD厚度之類的設計元素和 用於村底類型的源極/漏極/暈圏注入能量以及用於釆用該技術的目標 柵極長度的柵極疊層RIE處理決定。在圖2A和圖2B中，例如釆用諸如反應離子刻蝕(RIE)之類的 刻蝕處理將上面的層(層12-16)構圖為柵極疊層(每幅圖中示出其 中一半)。在柵極疊層上生長附加氧化物26以在後續處理期間保護 柵極氧化物、多晶矽柵極以及擴展區。對於圖2A中示出的N型器件， 進行擴展注入22(例如砷等)以在矽層11中創建N型擴展區24。如 下面更詳細地描述的那樣，由於砷相對於其他的雜質來說擴散得相對 較慢，因此在該階段注入砷將不會導致不期望的雜質擴散。在該處理 期間使用掩模(未示出)來保護圖2B中示出的P型器件以避免注入 N型擴展雜質。另外，柵極疊層將擴展注入22精確對準柵極的邊緣。在圖3A和圖3B中，在該結構之上形成保護帽30、 31。保護帽 31包括低溫氧化(LTO)帽，而材料30例如包括在快速熱化學氣相 澱積(RTCVD)處理中形成的氮化物層。在圖4中，在該結構之上 形成保護氧化物44。在過刻蝕處理(over etching process )中採用化 學機械拋光(CMP)來減小氧化物44的高度，以便使該氧化物不會 阻塞柵極疊層的頂部。然後，在單獨的柵極後期摻雜處理步驟中為N 型器件和P型器件注入單獨的雜質。更具體而言，用掩模(未示出) 保護圖4B中示出的P型器件，同時對柵極導體13進行N型柵極注 入(磷或砷)40,然後進行可選的快速熱退火(RTA)。隨後，再一 次使用掩模(未示出)來保護圖4A中示出的N型器件，同時可以向 柵極導體13中進行P型柵極注入(硼、BF,等)41。作為上述柵極後 期摻雜方案的替代，還可以在形成犧牲緩衝層14、 15和16之前、在對高度較小的多晶矽層13進行澱積之後立刻通過摻雜劑的較低能量 注入對柵極進行預摻雜。犧牲層14-16所提供的附加厚度使得可以利用充足的高能量注入 (例如，硼高於5keV、砷高於10keV、磷高於8keV)不僅對柵極還 對源極、漏極和暈圏區進行摻雜，而雜質不會通過柵極氧化物層12 滲入矽層11的溝道區中。換言之，由於緩沖層的厚度使得在本發明 的柵極結構內可以將雜質注入到與採用傳統的較高的柵極結構時的 注入深度相同的深度，因此採用本發明可以利用與柵極疊層自對準的 傳統注入工藝。因此，本發明可以利用公知的注入技術，從而簡化和 減小了器件製造成本。另外，本發明可以採用這種傳統的工藝，還通 過在實際柵極導體13之上提供犧牲層14-16而避免了出現不期望的 雜質滲透的風險。然後，如圖5A和圖5B所示，例如通過使用稀釋的HF (氬氟酸) 溶液的溼法蝕刻來去除保護氧化物層44。然後，在例如各向異性幹法 蝕刻或RIE中澱積隔離墊材料並形成臨時隔離墊60。如圖6A和圖 6B所示，RIE處理和附加的蝕刻(如在傳統的複合隔離墊形成技術中 那樣)還可以去除柵極上氧化物帽31之上的氮化物30的不受隔離墊 60保護的部分。在圖7A和圖7B中，在外延處理中生長凸起的源漏區71。由於 犧牲緩沖層14-16的存在，在多晶矽柵極上阻止了不必要的外延過度 生長。此外，如上所述，外延處理使該結構暴露於溫度範圍大約從750 "C到900 。C的熱循環下超過幾分鐘。這種熱處理使N型雜質40和P 型雜質41擴散到整個柵極導體13中。如圖7A和圖7B所示，用掩模(未示出)保護N型器件，並對P 型器件進行P型注入處理72 (例如硼、BF2等)，P型注入處理72 對P型電晶體的凸起的源漏區71進行摻雜並同時在矽層11中創建了 P型源漏極73。如前所述，由於是在生長凸起的源漏區之後執行這種 注入的，所以這樣做避免了與生長凸起的源漏區的外延處理相關聯的 高熱循環。因此，通過在高熱外延凸起的源/漏處理之後執行這種注入和其他的後續注入，本發明在外延生長期間避免了硼的有害的暫態加 速擴散。在圖8A和圖8B中，在蝕刻處理中去除氧化物隔離墊和頂部氧化 物16以及部分氧化物26和氧化物帽31。在這一階段，本發明減小了 多晶矽柵極高度。此外，本發明可選地在較低的溫度下生長薄氧化物 層80 (僅在圖8A和圖8B中示出)以保護摻雜後的凸起的源漏區71 的表面。這種可選的處理還有助於重新生長有可能已經在去除隔離墊 60的蝕刻期間從柵極導體13的拐角處去除的任意氧化物26。在圖9A和圖9B中，在蝕刻處理中去除氮化物襯墊30。接下來， 如圖IOA和圖IOB所示，進行用於NFET 100的N-暈圏注入(硼、 BF2 )和用於PFET 104的P暈圏注入(砷、磷)以創建暈圏注入區 102、 106。在處理中單獨地進行這些暈圏注入，其中保護一種類型的 電晶體，同時對另一種類型的電晶體進行適當的注入，反之亦然。如 上所述，由於是在高的熱預算的外延凸起的源/漏形成處理之後進行暈 圏注入的，因此本發明避免了硼N-暈圏的暫態加速擴散的有害影響。在圖IIA和圖11B中， -使用^^知的澱積和蝕刻/成形:技術(例如 RTCVD)來形成永久的氮化物隔離墊110。隨後，執行N型源極/漏 極注入(砷或磷)，同時用掩模保護P型器件；以及執行P型擴展注 入114(硼、BF2等)，同時用不同的掩模保護N型器件。這些注入 在凸起的源漏區71、 24和71、 73中引入摻雜，並且還對相關聯的擴 展區的部分116、 118進行摻雜。在圖12A和圖12B中，採用傳統技術澱積並形成最終的永久隔離 墊120(氮化物)。永久隔離墊110小於犧牲隔離墊60,而最終隔離 墊120大於永久隔離墊110和犧牲隔離墊60。實際上，如圖12A和 圖12B所示，最終的永久隔離墊120延伸到覆蓋住具有多個面的凸起 的源漏區71的各個拐角。在圖13A和圖13B中，應用高溫快速熱退火(RTA)來激活不同 的摻雜劑。因此，到目前為止已注入的摻雜劑在整個凸起的源漏區71 以及其擴展區24、 73中重新分布，並在整個多晶矽柵極13中重新分布。應當注意，這是暈圈102、 106中的摻雜劑第一次參與高溫熱循 環。如上所述，由於在形成凸起的源漏區的高熱預算處理之後注入了 大量硼和其他的快速移動的雜質，因此這些雜質在其餘的處理中只接收最小的必需的熱預算(諸如圖13A和圖13B中示出的快速熱退火)。 這又一次使得本發明可以避免不必要的暫態加速擴散問題。圖IIA示 出了使用較薄的氮化物隔離墊的NSD (NFET源極/漏極)，而圖7B 示出了與較大的可去除隔離墊對準的PSD (PFET源極/漏極)注入。 作為 一個不同的實施例，可以在較大的最終隔離墊形成之後進行這些注入(例如，參見圖13A和圖13B)。圖14A和圖14B示出了傳統的矽化處理在柵極導體13之上創建 了矽化物區140、 141之後的結構，並且其中在此之前凸起的源漏區 71已經存在。圖15A和圖15B示出的結構基本上與圖14A和圖14B 中所示的結構相同，圖15A和圖15B示出了該結構的兩個側面，而 不是像圖14A和圖14B那樣示出一半的視圖。因此，如上所示，本發明通過在處理期間在柵極之上提供犧牲層 而解決了與柵極高度減小相關聯的問題。通過減小多晶矽高度而不產 生各種傳統問題，本發明實現了減d、矽化柵極與源/漏極及其電連接金 屬/接觸結構之間的寄生電容的最終目標。結合了凸起的源/漏區的高 度較小的多晶矽柵極還實現了更高的驅動電流，而不必付出增大柵極 到源/漏極之間的寄生電容和降低整個電路性能的代價。在處理期間多 晶矽柵極之上的緩衝層人為地增加了柵極高度，從而使得可以使用足 夠高的能量對PFET源/漏極和柵極進行注入，而不會產生傳統的硼滲 透問題。這一實施例的其他變型可以包括在如圖7A中去除緩衝層16 之前而不是在如圖IIA中去除緩衝層16之後使用磷或砷對NFET源 漏和4冊糹及進4於注入o在柵極疊層之上採用犧牲層而人為地增加柵極高度可以形成較 大的可去除隔離墊。如果沒有犧牲緩衝層14-16,只減小柵極高度將 難以形成足夠大的可去除隔離墊以將凸起的源/漏區與圖6A和圖6B 中的柵極側壁隔開。本發明使用兩步隔離墊形成工藝進行隔離墊寬度調整。採用較大的隔離墊，可以避免當減小柵極高度減小了隔離墊尺 寸時可能會發生的摻雜劑侵蝕和矽化物橋接問題。為了避免上述硼擴散問題，在形成凸起的源/漏區之後為N-暈圏、 P-擴展和P型源漏極注入硼。這一處理還使得可以在RSD處理之前 引入擴散得較慢的摻雜劑，諸如砷。此外，使用於PFET的最終隔離 墊寬度相對於用於NFET的最終隔離墊寬度更大，以便為PFET源漏 極中的硼擴散讓出更多的空間。作為對該優選實施例的擴展，下面描述本發明的另 一 個實施例。 在圖6A和圖6B中，在氮化物襯墊上形成氮化物可去除隔離墊而不 是氧化物隔離墊。因此，在這種結構中，柵極之上的可去除隔離墊的 材料不同於犧牲緩衝材料(在本例中是氧化物)。在圖8A和圖8B 中進行外延生長以形成RSD (以及可選的深層源極/漏極注入)之後， 在RSD層71的表面上生長較厚的氧化物以使這種RSD表面的氧化 物的厚度大約等於緩衝氧化物層16的厚度。之後，通過熱磷酸只選 擇性地去除氮化物可去除隔離墊，而不將氧化物緩衝層16和RSD表 面氧化物蝕刻掉。然後，以足夠高的能量和劑量執行暈圈注入，以控 制SOI和體矽CMOS技術中的短溝道滾降。由於本實施例中的多晶 矽柵極上的緩衝層16,這種以相對較高的能量進行的暈圏注入不會通 過多晶矽柵極滲入溝道中，這種滲入是必須要避免的。在該階段中還 執行源極/漏極擴展注入。可選地，如同採用圖IIA和圖IIB的優選 實施例那樣，可以在暈圏注入和擴展注入之前或之後採用較薄的永久 隔離墊110。然而，在本實施例中，較薄的隔離墊材料應當是氧化物 而不是氮化物。然後，採用RIE形成填充RSD層與柵極疊層側壁之 間的間隔的最終的較大的氧化隔離墊，RIE還通過過度蝕刻來各向異 性地蝕刻掉緩衝層16和RSD表面氧化物層。作為替代，可以通過將 所澱積的氧化物各向同性地回蝕到足以同時覆蓋多晶矽柵極緩衝層 和RSD層的厚度而執行對間隔的填充。作為結果，這一步驟在類似 於圖13A和圖13B的結構中實現較小的多晶矽柵極高度，多晶矽柵 極高度大大減小。在本階段中以較低的能量進行對源/漏極和多晶矽柵極的附加注入，以防止摻雜劑滲入溝道中。最終的RTA激活所有的 摻雜劑，並且矽化處理形成具有較小的多晶矽柵極和RSD的最終的 源/漏極和柵極。因此，該第二種實施例也通過減小多晶矽柵極高度減 小了柵極到源/漏極的寄生電容，通過形成RSD層使驅動電流最大化， 並且通過以足夠高的能量在溝道中進行最佳的暈圏/擴展注入來實現 短溝道滾降而不引起摻雜劑通過多晶矽柵極而滲透。在柵極疊層上採用犧牲層而人為地增加柵極高度可以形成較大 的可去除隔離墊。本發明採用兩步隔離塾形成工藝來進行隔離墊寬度 調整(犧牲隔離墊和永久隔離墊)。採用較大的隔離墊，可以避免了 當減小的柵極高度限制和減小了可獲得的隔離墊尺寸時可能會發生 的摻雜劑侵蝕以及矽化物橋接問題。儘管已經根據優選實施例對本發明進行了描述，但是本領域的普 通技術人員應當認識到，在實現本發明時可以在所附的權利要求的原 理和範圍之內對本發明進行修改。
權利要求
1.一種形成具有較小的柵極高度的集成電路電晶體的方法，所述方法包括形成層狀結構，該結構具有襯底、所述襯底之上的柵極導體(13)以及所述柵極導體(13)之上的至少一個犧牲層(14-16)；將所述層狀結構構圖為至少一個從所述襯底上延伸的柵極疊層；形成與所述柵極疊層相鄰的隔離墊(60)；對不受所述隔離墊(60)保護的所述襯底的區域進行摻雜，以形成與所述柵極疊層相鄰的源漏區(71)；並且去除所述隔離墊(60)和所述犧牲層(14-16)。
2. 根據權利要求1所述的方法，其中所述柵極導體(13)的高度 小於與由所述隔離墊(60)所產生的所述源漏區(71 )的間隔相關的 柵極高度。
3. 根據權利要求1所述的方法，其中所述隔離墊(60)的尺寸由 所述柵極導體(13)和所述犧牲層(14-16)的組合高度來控制，從 而與僅僅達到所述柵極導體(13)的高度的情況相比，達到所述組合 高度的所述隔離墊(60)提供更大的間隔。
4. 根據權利要求3所述的方法，其中與由僅僅形成到所述柵極導 體(13)的所述高度的隔離墊所形成的源漏區相比，所述更大的間隔 將所述源漏區(71)定位在距離所述柵極導體(13)更遠的位置。
5. 根據權利要求1所述的方法，其中在所述柵極導體(13 )之上 形成所述犧牲層(14-16)的處理包括在所述柵極導體(13)之上形成犧牲氧化物層(14);並且 在所述氧化物層(14)之上形成附加犧牲層(15-16)。
6. 根據權利要求1所述的方法，其中所述層狀結構在所述柵極導 體(13)下面包括矽層(11 )，並且所述方法還包4舌在所述構圖處理之後，在自對準注入中對源/漏極(71 )和所述柵極導體(13) —起進行摻雜，其中所述柵極導體(13)和所述犧牲層(14-16)的組合高度阻 止所述雜質到達所述矽層(11 );並且反之，如果沒有所述犧牲層(14-16)，所述摻雜處理將會通過 所述柵極導體(13)和柵極介電層(12)向所述矽層(11)注入雜質。
7. 根據權利要求1所述的方法，其中所述層狀結構在所述柵極導 體(13)下面包括矽層(11 )，並且所述方法還包4舌第一摻雜處理，其在所述構圖處理之後，在自對準注入中對源/ 漏極(71)和所述柵極導體(13 ) —起進行摻雜；以及第二摻雜處理，其在所述第一摻雜處理之後，在自對準注入中用 與在所述第一摻雜處理中所用的雜質極性相反的雜質對所述柵極導 體(13)下面的暈圏區(102,106)進行摻雜，其中所述柵極導體(13)和所述犧牲層(14-16)的組合高度阻 止雜質到達所述矽層(11);並且反之，如果沒有所述犧牲層(14-16)，所述摻雜處理將會通過 所述柵極導體(13)和柵極介電層(12)向所述矽層(11 )注入雜質。
8. 根據權利要求1所述的方法，在形成所述隔離墊(60)之後還 包括在鄰近所述柵極疊層(13)的所述襯底上外延生長凸起的源漏區 (71 );並且將雜質(72)注入到所述凸起的源漏區(71)和所述襯底中。
9. 一種製造集成電路電晶體的方法，包括 形成疊層澱積，其中形成所述疊層澱積的處理包括在襯底之上形成矽層(11); 在所述矽層(11 )之上形成柵極氧化物層(12); 在所述柵極氧化物層(12)之上形成柵極導體(13 );以及 在所述柵極導體(13 )之上形成至少 一種犧牲材料(14-16)， 將所述柵極氧化物層(12)、所述柵極導體(13)以及所述犧牲材料(14-16)構圖為至少一個柵極疊層；形成與所述柵極疊層相鄰的臨時隔離墊(60);在鄰近所述臨時隔離墊(60)的所述襯底之上外延生長凸起的源 漏區(71)，以便所述臨時隔離墊(60)將所述凸起的源漏區(71) 與所述柵極疊層隔開；在所述凸起的源漏區(71)之上生長附加介電層(80);去除所述臨時隔離墊(60)，而不去除所述犧牲材料(14-16);在所述凸起的源漏區(71)中和所述矽層(11)的暴露區中進行 暈圏注入(100,104);形成與所述柵極疊層相鄰的永久隔離墊(110)，其中所述永久 隔離墊(110)比所述臨時隔離墊(60)更薄；將雜質(U2，114)注入到所述凸起的源漏區(71 )和所述矽層(11 ) 的暴露區中；形成填充所述永久隔離墊(110)與所述凸起的源漏區(71 )之 間的所述矽層(11)的所述暴露區的最終隔離墊(120);將附加雜質注入所述凸起的源漏區(71)和所述矽層(11)的暴 露區中；退火以激活所有的雜質；對所述凸起的源漏區(71 )上的所述附加介電層(80 )進行回蝕；並且同時對所述柵極導體(13 )和所述凸起的源漏區(71 )進行矽化。
10. 根據權利要求9所述的方法，其中在不摻雜雜質的情況下進 行外延生長所述凸起的源漏區(71)的所述處理。
11. 根據權利要求9所述的方法，其中相對於與由所述隔離墊 (60)產生的所述源漏區(71)的間隔相關的柵極高度，去除所述犧牲層(14-16)減小了所述柵極導體(13)的高度。
12. 根據權利要求9所述的方法，其中在所述柵極導體(13)之 上形成所述犧牲材料(14-16)還包括在所述柵極導體(13)之上形成犧牲氧化物層(14);在所述氧化物層(14)之上形成犧牲氮化物層(15);並且 在所述氮化物層(15)之上形成犧牲硬絕緣材料(16)。
全文摘要
本發明公開了一種形成具有較小的柵極高度的集成電路電晶體的方法和系統。本方法形成層狀結構，該層狀結構具有襯底、該襯底之上的柵極導體(13)、該柵極導體(13)之上的至少一個犧牲層(14-16)。該工藝將該層狀結構構圖為至少一個從該襯底上延伸的柵極疊層，形成與該柵極相鄰的隔離墊(60)，對不受隔離墊保護的襯底的區域進行摻雜以形成與該柵極疊層相鄰的源漏區(71)，並且去除隔離墊(60)和犧牲層(14-16)。
文檔編號H01L21/84GK101405858SQ200480023405
公開日2009年4月8日 申請日期2004年6月29日 優先權日2003年8月26日
發明者保羅·D·阿格尼洛, 布揚·H·李, 希姆揚·帕克, 帕特裡夏·A·奧尼爾, 傑弗裡·J·韋爾澤, 格瓦姆·G·沙希迪, 珀西·V·吉爾伯特 申請人:國際商業機器公司