一種通信信號處理系統的製作方法

2023-10-10 00:03:34

本發明涉及通信領域，具體是一種通信信號處理系統。

背景技術：

隨著信息技術的發展，信號採集和處理用於各個領域，特別是通信領域，沒有信號的採集處理就談不上通信，現有的很多通信信號處理系統都使用大規模集成電路實現，一方面成本較高，另一方面穩定性、信號的處理效率都比較低。

技術實現要素：

本發明的目的在於提供一種低成本、高效率的通信信號處理系統，以解決上述背景技術中提出的問題。

為實現上述目的，本發明提供如下技術方案：

一種通信信號處理系統，包括信號採集模塊、PC104總線和控制模塊，所述信號採集模塊通過PC104總線連接控制模塊，信號採集模塊包括依次相連接的信號調理電路、多通道選擇開關、A/D轉換器和FPGA模塊，信號調理電路輸入端輸入模擬信號，所述控制模塊包括與CPU相連接的鍵盤接口和顯示接口；所述信號調理電路包括電阻R0、電容C1、二極體VD1、電阻R1和晶片U1，晶片U1由U1A和U1B兩部分組成，所述電阻R0一端分別連接電容C4和電阻R7，電阻R7另一端分別連接電容C4另一端、電阻R3和U1A引腳2，電阻R3另一端分別連接電阻R4和U1A引腳1，U1A引腳4接地，U1A引腳8分別連接電源VCC和電阻R1，電阻R1另一端分別連接U1A引腳3、UAB引腳5、電阻R2、電容C2、二極體VD2正極、電容C1、電阻R0另一端和模擬信號，電容C1另一端分別連接二極體VD2負極、電容C2另一端和電阻R2另一端並接地，所述U1B引腳6分別連接電阻R4另一端和電阻R5，電阻R5另一端分別連接U1B引腳7和二極體VD1正極，二極體VD1負極分別連接電阻R6、電容C3和多通道選擇開關，電阻R6另一端連接電容C3另一端並接地，所述晶片U1型號為MAX4451。

作為本發明進一步的方案：所述FPGA模塊採用晶片EP3C25F256C7N。

作為本發明進一步的方案：所述信號採集模塊上採用晶片74LVH162245對電平進行轉換，調整電氣特性，完成由TTL電平向LVTTL電平的轉換，並增強驅動能力，給FPGA模塊供電。

作為本發明進一步的方案：所述A/D轉換器採用2片ADG508A並行控制模擬信號的輸入，實現對16路信號的實時採集。

作為本發明再進一步的方案：所述CPU採用英特爾凌動N455處理器。

與現有技術相比，本發明的有益效果是：本發明實現了用戶對信號的實時採集和處理，信號採集模塊的所有控制功能由FPGA模塊來完成，大大減少電路板的器件數量，同時降低了系統成本，提高系統的可靠性。

附圖說明

圖1為通信信號處理系統的電路結構框圖。

圖2為通信信號處理系統中信號調理電路的電路圖。

具體實施方式

下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基於本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬於本發明保護的範圍。

請參閱圖1～2，本發明實施例中，一種通信信號處理系統，包括信號採集模塊、PC104總線和控制模塊，所述信號採集模塊通過PC104總線連接控制模塊，信號採集模塊包括依次相連接的信號調理電路、多通道選擇開關、A/D轉換器和FPGA模塊，信號調理電路輸入端輸入模擬信號，所述控制模塊包括與CPU相連接的鍵盤接口和顯示接口；所述信號調理電路包括電阻R0、電容C1、二極體VD1、電阻R1和晶片U1，晶片U1由U1A和U1B兩部分組成，所述電阻R0一端分別連接電容C4和電阻R7，電阻R7另一端分別連接電容C4另一端、電阻R3和U1A引腳2，電阻R3另一端分別連接電阻R4和U1A引腳1，U1A引腳4接地，U1A引腳8分別連接電源VCC和電阻R1，電阻R1另一端分別連接U1A引腳3、UAB引腳5、電阻R2、電容C2、二極體VD2正極、電容C1、電阻R0另一端和模擬信號，電容C1另一端分別連接二極體VD2負極、電容C2另一端和電阻R2另一端並接地，所述U1B引腳6分別連接電阻R4另一端和電阻R5，電阻R5另一端分別連接U1B引腳7和二極體VD1正極，二極體VD1負極分別連接電阻R6、電容C3和多通道選擇開關，電阻R6另一端連接電容C3另一端並接地，所述晶片U1型號為MAX4451。

FPGA模塊採用晶片EP3C25F256C7N。

信號採集模塊上採用晶片74LVH162245對電平進行轉換，調整電氣特性，完成由TTL電平向LVTTL電平的轉換，並增強驅動能力，給FPGA模塊供電。

A/D轉換器採用2片ADG508A並行控制模擬信號的輸入，實現對16路信號的實時採集。

CPU採用英特爾凌動N455處理器。

本發明的工作原理是：本發明系統進行工作時，控制模塊的CPU通過PC104總線向信號採集模塊發送命令，對其工作參數進行設置，CPU與FPGA模塊之間通過地址和數據總線完成命令及數據的交互，多通道選擇開關對外部輸入的模擬信號進行通道選擇，在信號調理電路對模擬信號進行相應的預處理之後，在FPGA模塊的邏輯控制下由A/D轉換器完成信號的採集，FPGA模塊通過PC104總線實時地將採集的信號數據傳輸給CPU,通過運行在控制模塊的應用程式完成數據的最終分析和處理，通信信號處理系統可以通過FPGA模塊邏輯控制模塊靈活地調整採樣速率，來滿足多種信號不同速率的採樣要求。

請參閱圖2，電阻R1和電阻R2分壓為晶片U1提供輸入偏置電壓，適當調節電阻R2可改變放大器的輸入偏置電壓。電阻R7是為了降低第1級放大電路的直流增益，從而提高靜態工作點的穩定性，但電阻R7的引入降低了第1級電路的交流放大能力，故接入電容C4實現交流旁路，二極體VD1、電阻R6和電容C3構成幅度檢波電路，電容C3的容量越大，輸出到多通道選擇開關A/D端的直流電壓中的20kHz波紋越小，但電容C3的容量過大將導致電路響應時間長，所以電容C3的實際取值應根據實際情況而定。

由於二極體VD1、電阻R6和電容C3構成的是正半周峰值包絡檢波電路，為增大此電路的輸出擺幅，根據實際情況，設置電阻R1和電阻R2的值，使晶片U1同相端的輸入偏置電壓降低到約1.8V，以降低檢波電路輸出端的初始直流電位，增大電路的動態範圍。

對於本領域技術人員而言，顯然本發明不限於上述示範性實施例的細節，而且在不背離本發明的精神或基本特徵的情況下，能夠以其他的具體形式實現本發明。因此，無論從哪一點來看，均應將實施例看作是示範性的，而且是非限制性的，本發明的範圍由所附權利要求而不是上述說明限定，因此旨在將落在權利要求的等同要件的含義和範圍內的所有變化囊括在本發明內。不應將權利要求中的任何附圖標記視為限制所涉及的權利要求。

此外，應當理解，雖然本說明書按照實施方式加以描述，但並非每個實施方式僅包含一個獨立的技術方案，說明書的這種敘述方式僅僅是為清楚起見，本領域技術人員應當將說明書作為一個整體，各實施例中的技術方案也可以經適當組合，形成本領域技術人員可以理解的其他實施方式。