磁阻式隨機存取內存及集成電路組件的製作方法

2023-10-25 21:52:12 2

專利名稱：磁阻式隨機存取內存及集成電路組件的製作方法
技術領域：
本發明涉及一種磁阻式隨機存取內存(MRAM)，特別是有關於一種具有低介電常數材料的磁阻式隨機存取內存。
背景技術：
磁阻式隨機存取內存(MRAM)組件通常包括一金屬層間介電層(IMD)夾置於一磁性穿隧接面(MTJ)存儲單元或堆棧與一位線、字符線、程序線導電層之間。然而，上述IMD層所採用材料的電性會影響磁阻式隨機存取內存組件的性能。例如，高介電常數的IMD層會導致磁阻式隨機存取內存組件在讀/寫運算時RC延遲增加。不適當的IMD層的電性，會導致在多重位讀取運算時信號的檢測錯誤。
解決上述問題的方式之一即通過增加IMD層的厚度，至少在夾置MTJ堆棧與位線、字符線、程序線導電層之間的部分區域。然而，增加IMD層的厚度及增加整個MRAM組件的尺寸。其結果為，整個晶片及終端使用的儀器的尺寸皆要配合MRAM組件而增加。甚至，增加MRAM組件、電路及晶片等構件的尺寸也會造成每晶片的製造成本增加。更有甚者，晶片的可靠度通常與晶片的尺寸成反比，致使增加IMD層厚度的MRAM組件產生過度的失效率。
有鑑於此，業界亟需一種解決上述問題的存儲元件，該存儲元件的製造方法，以及包括該存儲元件的系統。

發明內容
本發明的目的在於提供一種磁阻式隨機存取內存，通過低介電常數材料層，降低MRAM組件在讀/寫運算時的RC延遲，並且避免多重位讀取運算時信號的檢測錯誤。
根據上述目的，本發明提供一種磁阻式隨機存取內存，包括一磁性穿隧接面堆棧，位於一基底之上；一導電層，位於鄰近磁性穿隧接面堆棧與基底之上；以及一低介電常數材料層，夾置於導電層與磁性穿隧接面堆棧之間。
根據上述目的，本發明亦提供一種磁阻式隨機存取內存，包括一磁性穿隧接面堆棧，位於一基底之上；一第一導電層與磁性穿隧接面堆棧接觸；一第二導電層，位於鄰近磁性穿隧接面堆棧；以及一低介電常數材料層，夾置於第一導電層與第二導電層之間。
根據上述目的，本發明另提供一種磁阻式隨機存取內存，包括一第一磁性穿隧接面堆棧，位於一基底之上；一第二磁性穿隧接面堆棧，位於基底之上且與第一磁性穿隧接面堆棧橫向對立；以及一低介電常數材料層，夾置於第一磁性穿隧接面堆棧與第二磁性穿隧接面堆棧之間並使其電性絕緣。
根據上述目的，本發明又提供一種集成電路組件，包括一基底，包括一電晶體位於至少其中的一部分；一第一導電層，位於基底之上；一第一介電層，夾置於第一導電層與基底之間；一磁性穿隧接面堆棧，位於第一導電層之上；一第二介電層，夾置於磁性穿隧接面堆棧與第一導電層之間；一第三導電層，位於磁性穿隧接面堆棧之上；以及一第三介電層，夾置於第三導電層之間與磁性穿隧接面堆棧；其中，至少第二及第三介電層在鄰近磁性穿隧接面堆棧之一的至少一部分包括一低介電常數材料。
本發明的特徵與效果在於提供具有低介電常數材料層的磁阻式隨機存取內存裝置。並由低介電常數材料層降低MRAM組件在讀/寫運算時的RC延遲，並且避免多重位讀取運算時信號的檢測錯誤。


圖1顯示根據本發明之一實施例的方塊示意圖。
圖2為根據圖1中存儲單元數組的一實施例，可包括一或多個磁阻式隨機存取存儲元件或存儲單元。
圖3顯示根據本發明的一實施例之MRAM組件的剖面示意圖。
圖4顯示本發明另一實施例，相似於圖3所示的MRAM組件的剖面示意圖。
圖5顯示本發明另一實施例，相似於圖3所示的MRAM組件的剖面示意圖。
圖6顯示本發明另一實施例，相似於圖5所示的MRAM組件的剖面示意圖。
圖7顯示本發明另一實施例，相似於圖3所示的MRAM組件的剖面示意圖。
圖8顯示一集成電路組件的實施例，根據本發明所揭露的樣態而建構，相似於圖3所示的MRAM組件的剖面示意圖。
50集成電路 52存儲單元數組54數組邏輯單元 55界面60磁阻式隨機存取存儲單元 62磁性穿隧接面堆棧64開關裝置 66第一端68第二端 70第三端300、400、500、600、700 MRAM組件305基底 307介電材料310、315導電層 320、327低介電常數(low-k)材料層330、335磁性穿隧接面堆棧 800集成電路組件805基底 807金氧半場效電晶體(MOSFET)組件808漏極/源極接觸 810a～810j介電層820a～820n內聯機 830MTJ堆棧。
實施方式圖1顯示根據本發明的一實施例的方塊示意圖。集成電路50包括一存儲單元數組52，經由一界面55，以一數組邏輯單元54所控制。存儲單元數組52可包括一磁阻式隨機存取存儲元件數組，其實施例於下文中詳細描述。如業界所熟知，數組邏輯單元54可包括各種邏輯線路，例如列與行的解碼器與感測放大器。界面55可包括多條位線、閘極線、數字線、控制線、字符線及/或其它傳輸路徑，以連接存儲單元數組52與數組邏輯單元54。上述傳輸路徑於下文以字符線或位線表示，應了解的是，隨著本發明應用處的不同，會有不同的傳輸路徑。集成電路50可更包括其它邏輯單元56，例如計數器、時脈電路及處理電路，以及輸入/輸出電路58，例如緩衝器及驅動器。
請參考圖2，根據圖1中存儲單元數組52的一實施例，可包括一或多個磁阻式隨機存取存儲元件或存儲單元60。各個磁阻式隨機存取存儲單元60並不需要共同組態，然為舉例說明的緣故，可以一般性地描述成具有一磁性穿隧接面(MTJ)堆棧62與一開關裝置64。數種磁性穿隧接面(MTJ)堆棧62型態的實施例將於下文中舉例詳細說明。開關裝置64的範例可包括金氧半(MOS)電晶體、金氧半(MOS)二極體及/或雙極接面電晶體(bipolar transistor)。存儲單元60可儲存1、2、3、4或更多位，然為舉例說明的緣故，以下將以二字節態進行討論。並且，本發明適用於及/或易於改用於具有不同的磁阻比(MR ratio)的單極雙接面磁性穿隧接面(MTJ)組件，其總共可包括四磁阻位準。不同的磁阻比有助於感測至少四磁阻位準的能力以及儲存至少兩位的能力。
磁阻式隨機存取存儲單元60可包括第一端66、第二端68以及第三端70。舉例而言，第一端66可連接至一或多條位線，且於讀運算過程中產生一輸出電壓，供應至位線。第二端68可連接至一或多條字符線，能驅動存儲單元60用於讀或寫運算過程。第三端70可趨近一控制線，例如一閘極線或數字線，且提供一電流以產生一磁場以影響磁性穿隧接面(MTJ)堆棧62。應了解的是，上述位線、字符線、控制線及其它信號傳輸路徑的排列，可隨著線路設計的不同而有所不同，雖然此實施例的討論僅止於其中之一排列的範例。
圖3顯示根據本發明的一實施例的MRAM組件300的剖面示意圖。MRAM組件300包括一導電層310，設置於一基底305之上，可由一介電材料307與基底305隔離。MRAM組件300也可包括一低介電常數(low-k)材料層320，位於導電層310之上，以及一磁性穿隧接面(MTJ)堆棧330，位於低介電常數(low-k)材料層320之上。然而，雖然未圖標，額外的特徵或迭層可置於磁性穿隧接面(MTJ)堆棧330與低介電常數(low-k)材料層320之間及/或置於低介電常數(low-k)材料層320與導電層310之間。
基底305可為或包括一絕緣層上有矽(SOI)基底、一矽上有高分子層基底、矽、砷化鎵、氮或鎵、應變矽、矽鍺、碳化矽、碳化物、鑽石及/或其它材料。於本發明的較佳實施方式，基底305包括完全空乏的基底，其中主動組件矽層的厚度範圍大抵介於200-500納米(nm)。基底305也可包括一空隙間隔供以做為MRAM組件300的絕緣。例如，基底305可為或包括一「矽於空無上」(silicon-on-nothing)基底，其具有一包含空氣及/或其它氣態組成物的薄絕緣層。
介電材料層307可包括二氧化矽、黑鑽石(Black Diamond)是美商應用材料公司的產品、及/或其它材料，以及可由化學氣相沉積法(CVD)、電漿輔助化學氣相沉積法(PECVD)、原子層沉積法(ALD)、物理氣相沉積法(PVD)、旋轉塗布法及/或其它製程方法而形成。介電層307的厚度範圍大抵介於2000-15000埃()。根據本發明的較佳實施方式，介電層307夾置於導電層310與基底305間的部分，其厚度範圍可為大抵介於200-2000埃()。介電層307更可包括多層介電層。
導電層310可包括位線、閘極線、位線、控制線、字符線及/或其它傳輸路徑，可用於連接MRAM組件300與其它組件，包括其它MRAM組件(例如於同一存儲單元數組中)、數組邏輯單元、及/或其它組件。導電層310可包括銅、鋁、金、銀、鎢、上述任一材料的合金/化合物。以及導電層310可由化學氣相沉積法(CVD)、電漿輔助化學氣相沉積法(PECVD)、原子層沉積法(ALD)、物理氣相沉積法(PVD)、化學電鍍法(ECD)、分子操控法及/或其它製程方法而形成，其厚度範圍可為大抵介於200-2000埃()。導電層310更可包括一多層結構。例如，導電層310可包括一阻障層或其它層包括鈦、鉭、氮化鈦、氮化鉭、氮化鎢、碳化矽、其它耐火材料及/或其它材料。
低介電常數(low-k)材料層320可包括氟摻雜矽酸鹽玻璃(FSG)、黑鑽石(Black Diamond)、幹凝膠(xerogel)、氣凝膠(aerogel)、氟化非晶相碳(a-C:F)、聚對二甲苯、苯並環丁烯(benzocyclobutene)或雙苯並環丁烯(以上統稱為BCB)、SiLK(Dow Chemical公司產制)及/或其它材料具介電常數小於或等於3.9。根據本發明的較佳實施方式，低介電常數(low-k)材料層320可包括材料具介電常數小於或等於2.8的材料，例如聚芳基烯(poly(arylene))、環烯(cyclotenes)、聚對二甲苯(parylene)、聚原冰片烯(poly(norbornene))、聚亞醯胺納米泡棉(polyimide nanofoam)。低介電常數(low-k)材料層320也可包括超低介電常數(ultra low-k)材料具介電常數小於或等於2.0，例如多孔性SiLK或鐵氟隆微乳劑(Teflon microemulsion)。低介電常數(low-k)材料層320也可為介電材料層307的一部分。亦即，介電材料層307包括低介電常數(low-k)材料或超低介電常數(low-k)材料且包含一部分(即320)夾置於MTJ堆棧330與導電層310之間。
MTJ堆棧330可包括一自由層(free layer)與一釘扎層(pinned layer)於穿隧阻障層的兩相對側。釘扎層可包括一鐵磁性材料其中磁偶極與磁偶極矩是由，例如一鄰近的或鄰接的釘扎層包括反鐵磁層或反鐵磁交換層，所釘扎住。釘扎層的材質可包括NiFe、NiFeCo、CoFe、Fe、Co、Ni合金/上述材料的任一組合及/或其它鐵磁性材料。釘札層可包括MnFe、IrMnIn、IrMn、CrPtMn合金/上述材料的任一組合及/或其它反鐵磁性材料。反鐵磁性材料可為材料內部磁偶極矩實質上完全的抵銷，以致相鄰的原子或離子反平行地耦合，致使由反鐵磁性材料所構成的構件，其淨磁偶極矩為零。自由層的材料在組成上與製造方法上與上述釘扎層相類似。然而，上述自由層並非鄰近反鐵磁性材料，因此並不會被釘扎住。因此，自由層的磁偶極可配向不止於一方向。穿隧阻障層可包括氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鉭、氧化鈦、氮化鋁、及/或其它非導電性材料，且致使釘扎層與自由層間電性絕緣。自由層可夾置於自由層與基底305之間。
圖4顯示圖3所示的MRAM組件300的另一種實施例的剖面示意圖，此處以標號400示之。MRAM組件400包括基板305、導電層310、低介電常數(low-k)材料層320以及MTJ堆棧330，如圖4所示。然而，相較於圖3中的MRAM組件300，本實施例中MRAM組件400的MTJ堆棧330夾置於低介電常數(low-k)材料層320與基板305之間。易言之，至少於圖3、4中，於MRAM組件300中，MTJ堆棧330位於導電層310之上，以及於MRAM組件400中，MTJ堆棧330位於導電層310之上。然而，上述二者實施例中，皆低介電常數(low-k)材料層320皆夾置於導電層310與MTJ堆棧330之間。
圖5顯示圖3所示的MRAM組件300的另一種實施例的剖面示意圖，此處以標號500示之。MRAM組件500包括基板305、導電層310、低介電常數(low-k)材料層320以及MTJ堆棧330，如圖5所示。然而，MRAM組件500也包括一額外的導電層315，其組成與製造方法實質上相似於導電層310。如圖5所示，低介電常數(low-k)材料層320可夾置於導電層310與315之間，且低介電常數(low-k)材料層320與導電層310與315整體一致地夾置於MTJ堆棧330與基板305之間。導電層315也可直接與MTJ堆棧330接觸，即使在許多實施例中，可夾置一或多個額外的構件或迭層於導電層315與MTJ堆棧330之間及/或導電層315與低介電常數(low-k)材料層320之間。根據本發明的較佳實施例，導電層310與315之一可為或包括一程序線，以及導電層310與315之另一可為或包括一位線。當然，各個導電層310與315可為或包括一閘極線、一數字線、一控制線、一字符線及/或其它傳輸路徑，用以連接MRAM組件500與其它組件。
圖6顯示圖5所示的MRAM組件500的另一種實施例的剖面示意圖，此處以標號600示之。MRAM組件600包括基板305、導電層310與315、低介電常數(low-k)材料層320以及MTJ堆棧330，如圖5所示。然而，MRAM組件600中的MTJ堆棧330夾置於基底305與導電層310與315及低介電常數(low-k)材料層320整體之間。易言之，於圖6中至少顯示，MTJ堆棧330位於基底305之上，導電層310位於MTJ堆棧330之上，IMD層320位於導電層310之上，且導電層315位於IMD層320之上。
圖7顯示圖3所示的MRAM組件300的另一種實施例的剖面示意圖，此處以標號700示之。MRAM組件700包括基板305、導電層310、低介電常數(low-k)材料層320以及MTJ堆棧330，如圖7所示。然而，MRAM組件500也包括一額外的導電層315、額外的低介電常數(low-k)材料層325、327以及額外的MTJ堆棧335，其組成與製造方法實質上相似於導電層310、低介電常數(low-k)材料層320以及MTJ堆棧330，對應於圖3所示。如圖7所示，低介電常數(low-k)材料層320可夾置於導電層310與MTJ堆棧330之間，且低介電常數(low-k)材料層325可夾置於導電層315與MTJ堆棧335之間。甚至，低介電常數(low-k)材料層327可夾置於MTJ堆棧330與335之間，致使MTJ堆棧330與335側面相對之間夾置低介電常數(low-k)材料層327於基底325之上。因此，低介電常數(low-k)材料層327使MTJ堆棧330與335電性絕緣。根據本發明的較佳實施例，例如於圖7所示，MTJ堆棧330與335以及低介電常數(low-k)材料層327可實質上共平面。
圖8顯示本發明實施例的集成電路組件800。集成電路組件800的實施例，可由例如圖3～6中相對應的MRAM組件300、400、500、600所構成。例如，集成電路組件800所包括的MRAM組件802，實質上即相似於如圖3～7中相對應的MRAM組件300、400、500、600、700。
集成電路組件800包括一基底805，其組成與製造方法實質上相似於如圖3所示的基底305。基底805也可包括多個電晶體、存儲單元、及/或其它微電子組件。例如，於此實施範例中，集成電路組件800包括金氧半場效電晶體(MOSFET)組件807具有漏極/源極接觸808至少部分地形成於基底805之上。
集成電路組件800也可包括多層介電層810a～810j，實質上相似於如圖3所示的介電層307。然而，至少多層介電層810a～810j之一可實質上相似於如圖3所示的低介電常數(low-k)介電層320。例如，於圖8所示的實施例中，至少介電層810e、810f、810g及810f可包括低介電常數(low-k)材料，具介電常數大抵低於或等於3.9。
集成電路組件800也可包括多條內聯機820a～820n，沿著及/或穿過一或多層介電層810a～810j延伸。內聯機820可包括銅、鎢、金、鋁、納米碳管、C60富勒烯(carbon fullerene)、耐火材料及/或其它材料，且可利用CVD、PECVD、ALD、PVD、及/或其它製程方法形成。一或多條內聯機820a～820n可電性連接至MOSFET組件807之一或電性連接至其它形成於基底805內、上或以上的組件，或至上述組件少包括於集成電路組件800中。例如，於此實施範例中，內聯機820a～820n整體性地連接MOSFET組件807的漏極/源極接觸808至MRAM組件802的MTJ堆棧830，且內聯機820j為一位線可連接MTJ堆棧830至鄰近的MTJ堆棧或圖8邊界外的其它組件。MTJ堆棧830可實質上相似於如圖3所示的MTJ堆棧330。因此，由於至少一介電層810e～810h可包括低介電常數(low-k)材料，上述介電層夾置於MTJ堆棧830堆棧與一或多個鄰接的導電對象的至少一部分，可包括低介電常數(low-k)材料。
因此，本揭露所提供的MRAM組件包括一MTJ堆棧位於基底之上，一導電層鄰接該MTJ堆棧且位於基底之上。上述導電層可夾置於基底與MTJ堆棧之間，或MTJ堆棧可夾置於基底與導電層之間。
於另一實施例中，根據本發明揭露的樣態所構築的MRAM組件包括一MTJ堆棧、第一與第二導電層各接觸MTJ堆棧以及一低介電常數(low-k)材料夾置於第一與第二導電層之間。上述低介電常數(low-k)材料、第一與第二導電層可整體性地夾置於基底與MTJ堆棧之間，或MTJ堆棧可夾置於基底與上述低介電常數(low-k)材料、第一與第二導電層整體之間。
於另一實施例中，根據本發明揭露的樣態所構築的MRAM組件包括第一與第二側面相對之MTJ堆棧，各位於基板之上。於此實施例中，一低介電常數(low-k)材料於第一與第二MTJ堆棧之間，將其電性絕緣。
本發明亦提供一集成電路組件，包括一基底、一電晶體位於基底的至少一部分中、一第一導電層位於基底之上、以及一第一介電層夾置於第一導電層與第一基底之間。一磁性穿隧接面(MTJ)堆棧位於第一導電層之上。一第二介電層夾置於MTJ堆棧與第一導電層之間。一第三導電層位於MTJ堆棧之上。一第三介電層夾置於第三導電層與MTJ堆棧間。至少一第二與第三介電層的至少一部分鄰接MTJ堆棧包括低介電常數(low-k)材料。
權利要求
1.一種磁阻式隨機存取內存，其特徵在於，該內存包括一磁性穿隧接面堆棧，位於一基底之上；一導電層，位於鄰近磁性穿隧接面堆棧與基底之上；以及一低介電常數材料層，夾置於導電層與磁性穿隧接面堆棧之間。
2.如權利要求1所述的磁阻式隨機存取內存，其特徵在於，所述導電層夾置於基底與磁性穿隧接面堆棧之間。
3.如權利要求1所述的磁阻式隨機存取內存，其特徵在於，所述磁性穿隧接面堆棧夾置於基底與導電層之間。
4.一種磁阻式隨機存取內存，其特徵在於，該內存包括一磁性穿隧接面堆棧，位於一基底之上；一第一導電層與磁性穿隧接面堆棧接觸；一第二導電層，位於鄰近磁性穿隧接面堆棧；以及一低介電常數材料層，夾置於第一導電層與第二導電層之間。
5.如權利要求4所述的磁阻式隨機存取內存，其特徵在於，所述第一導電層夾置於基底與第二導電層之間。
6.如權利要求4所述的磁阻式隨機存取內存，其特徵在於，所述第二導電層夾置於基底與第一導電層之間。
7.如權利要求4所述的磁阻式隨機存取內存，其特徵在於，更包括一基底，其中磁性穿隧接面堆棧夾置於基底與第一及第二導電層及低介電常數材料層整體之間。
8.一種磁阻式隨機存取內存，其特徵在於，該內存包括一第一磁性穿隧接面堆棧，位於一基底之上；一第二磁性穿隧接面堆棧，位於基底之上且與第一磁性穿隧接面堆棧橫向對立；以及一低介電常數材料層，夾置於第一磁性穿隧接面堆棧與第二磁性穿隧接面堆棧之間並使其電性絕緣。
9.如權利要求8所述的磁阻式隨機存取內存，其特徵在於，所述第一磁性穿隧接面堆棧與第二磁性穿隧接面堆棧實質上共平面。
10.一種集成電路組件，其特徵在於，該組件包括一基底，包括一電晶體位於至少其中的一部分；一第一導電層，位於基底之上；一第一介電層，夾置於第一導電層與基底之間；一磁性穿隧接面堆棧，位於第一導電層之上；一第二介電層，夾置於該磁性穿隧接面堆棧與第一導電層之間；一第三導電層，位於磁性穿隧接面堆棧之上；以及一第三介電層，夾置於該第三導電層之間與磁性穿隧接面堆棧；其中，至少第二及第三介電層在鄰近磁性穿隧接面堆棧之一的至少一部分包括一低介電常數材料。
全文摘要
本發明提供一種磁阻式隨機存取內存(MRAM)及集成電路組件。上述磁阻式隨機存取內存包括一磁性穿隧接面(MTJ)堆棧，通過一低介電常數材料，與其它一或多個鄰近的導電層及/或一或多個鄰近的磁性穿隧接面(MTJ)堆棧相隔離。
文檔編號H01L29/76GK1677559SQ200510063029
公開日2005年10月5日 申請日期2005年4月1日 優先權日2004年4月2日
發明者林俊傑 申請人:臺灣積體電路製造股份有限公司