檢測相位的電路和方法
2023-09-24 13:10:25 5
專利名稱：檢測相位的電路和方法
技術領域：
本發明涉及一種相位檢測器電路和方法，更具體地涉及這樣一種相位檢測器電路和方法，其具有減少了由輸入信號和外部條件變化而引起的相位偏移的變化。
背景技術：
延遲鎖存環路(DLL)或相位鎖存環路(PLL)包括用於檢測所提供的內部時鐘信號和外部時鐘信號之間的相位差的相位檢測器。延遲鎖存環路(DLL)用於存儲器件中，例如同步動態隨機存取存儲器(SDRAM)。
通常，半導體器件以比外部時鐘信號頻率更高的頻率工作，從而半導體器件產生具有比外部時鐘信號頻率更高頻率的內部時鐘信號。在處理期間，會產生與期望時鐘信號之間的相位誤差。因此，在利用二進位碼時鐘信號的數位訊號傳輸中，輸入信號的邏輯值(例如，低邏輯電平或高邏輯值)將被確定。
相位檢測器用於檢測相位誤差，即，兩個輸入信號之間的相位差，從而產生與相位差對應的時鐘信號。兩個輸入信號包括參考信號和保持信號。這兩個輸入信號中的一個可以用作參考信號並且可以與保持信號相比較。保持信號的轉換早於參考信號時所產生的時鐘信號具有與參考信號的轉換早於保持信號時所產生的時鐘信號相反的相位。
圖1是示出相位檢測器工作的波形圖。
圖1中的相位檢測器用於檢測所接收的兩個頻率之間的相位差。參考圖1中所示的波形，具有脈衝寬度的相位檢測信號被輸出，該脈衝寬度由兩個輸入信號(參考信號和反饋輸出信號)之間的相位差所決定。當脈衝的量級不變時，相位檢測信號的脈衝寬度根據這兩個輸入信號間的相位差而變化。因此，當兩個輸入信號的信號轉換(例如，上升轉換)的順序改變時，相位檢測信號的符號反向。因此，當前輸出信號和期望輸出信號之間的相位差的量可以被檢測。
圖2是示出了傳統相位檢測器的結構圖。
參考圖2，傳統相位檢測器接收輸入信號IN和反相輸入信號INB，並且檢測輸入信號IN和時鐘信號CLK之間的相位差以產生相位檢測信號OUT和反相的相位檢測信號OUTB。
圖3是示出了傳統相位檢測器的電路圖。
參考圖3，傳統相位檢測器包括差動放大器310，輸出負載鎖存器320和輸出鎖存器330。
差動放大器310差動地放大第一節點ND1和第二節點ND2之間的相位差。當時鐘信號CLK具有邏輯低電平時，第一和第二節點ND1和ND2上的電壓被電源電壓強制到高電壓電平。當時鐘信號CLK具有邏輯高電平時，差動放大器310的NMOS電晶體N0被導通。基於輸入信號IN和反相輸入信號INB，NMOS電晶體N1或NMOS電晶體N2被導通，從而在第一和第二節點ND1、ND2之間施加預定的電位差。
輸出負載鎖存器320包括連接到第一節點ND1的第一CMOS反相器322，和連接到第二節點ND2的第二CMOS反相器324。第一CMOS反相器322的輸出電壓Vo被施加到第二CMOS反相器324，且第二CMOS反相器324的輸出電壓Vob被施加到第一CMOS反相器322。因此，第一和第二CMOS反相器322和324相互交叉耦合。
在時鐘信號CLK具有邏輯高電平的情況下，當輸入信號IN具有邏輯高電平時第一CMOS反相器322輸出具有邏輯低電平的電壓Vo。具有邏輯低電平的電壓Vo被施加到第二CMOS反相器324的PMOS電晶體P0的柵極，從而導通PMOS電晶體P0。因此，具有上升了的電壓電平的輸出電壓Vob從第二CMOS反相器324輸出並且提供給輸出鎖存器330。
在時鐘信號CLK具有邏輯高電平的情況下，當反相輸入信號INB具有邏輯高電平時第二CMOS反相器324輸出具有邏輯低電平的電壓Vob。具有邏輯低電平的電壓Vob被施加到第一CMOS反相器322的PMOS電晶體P1的柵極，從而導通PMOS電晶體P1。因此，具有上升了的電壓電平的輸出電壓Vo從第一CMOS反相器322輸出並且提供給輸出鎖存器330。第一CMOS反相器322的輸出電壓Vo和第二CMOS反相器324的輸出電壓Vob提供給輸出鎖存器330。因為輸入信號IN和反相信號INB被同時分別輸入到第一和第二CMOS反相器322和324，所以當時鐘信號CLK具有邏輯高電平時，第一和第二CMOS反相器322和324的輸出電壓Vo和Vob具有彼此相反的邏輯電平。
輸出鎖存器330鎖存從第一和第二CMOS反相器322和324提供的輸出電壓Vo和Vob。具體地，輸出鎖存器330包括兩個NAND門電路332和334，它們相互交叉耦合。也就是說，NAND門電路332的輸出提供給NAND門電路334而NAND門電路334的輸出提供給NAND門電路332。輸出鎖存器330鎖存第一CMOS反相器322的輸出電壓Vo和第二CMOS反相器324的的輸出電壓Vob以提供相位檢測信號OUT和OUTB。
圖4是示出了圖3中的傳統相位檢測器的示例性邏輯電路。
參考圖4，傳統的相位檢測器包括NAND門電路410和NAND門電路420。NAND門電路410接收時鐘信號CLK、輸入信號IN和NAND門電路420的輸出VOB。NAND門電路420接收時鐘信號CLK、反相輸入信號INB和NAND門電路410的輸出VO。傳統相位檢測器還包括NAND門電路430和NAND門電路440。NAND門電路430接收NAND門電路410的輸出VO和NAND門電路440的輸出OUTB，並且NAND門電路440接收NAND門電路420的輸出VOB和NAND門電路430的輸出OUT。也就是說，NAND門電路410和420相互交叉耦合，以及NAND門電路430和440相互交叉耦合。
當時鐘信號CLK具有邏輯低電平時，NAND門電路410和420的輸出Vo和Vob恆定具有邏輯高電平。NAND門電路430和440鎖存輸出Vo和Vob的邏輯電平，並且分別輸出在先前時鐘處儲存的輸出Vo和Vob的邏輯值作為相位檢測信號OUT和OUTB。
當時鐘信號CLK具有邏輯高電平時，輸出電壓Vo和Vob的電壓電平基於輸入信號IN和反相輸入信號INB的邏輯電平以上述圖3中相同的方式確定。輸出電壓Vo和Vob的電壓電平被分別提供給NAND門電路430和440，從而產生相位檢測信號OUT和OUTB。
當相位檢測器電路用在延遲鎖存環路(DLL)中時，偏移應該非常小並且對輸入信號和外部條件變化的敏感度也較小，因此防止了效率降低和性能的下降。然而，當時鐘信號CLK從邏輯低電平轉換到邏輯高電平或從邏輯高電平轉換到邏輯低電平時，傳統相位檢測器電路根據輸入信號IN和INB的變化導致輸出信號OUT和OUTB的變化。
此外，當輸入信號的轉換與時鐘信號CLK的轉換同時發生時，相位檢測器的輸出信號的變化將變得不可預測。
此外，由於對製造工藝、溫度、工作電壓等的變化的敏感性，相位檢測器的輸出信號可以根據輸入信號的閾值電壓而改變。
發明內容
因此，提供本發明來基本上解決由有關技術的限制和缺點所引起的一個或多個問題。
根據第一個方面，本發明涉及一種用於檢測相位的電路。該電路的第一反相器配置為響應於時鐘信號和第一控制信號而將輸入信號反相以產生第一差動輸入信號並且阻斷輸入信號的傳輸。第二反相器配置為響應於時鐘信號和第二控制信號而將反相輸入信號反相以產生第二差動輸入信號並且阻斷反相輸入信號的傳輸。差動放大器配置為響應於時鐘信號而差動地放大第一和第二差動輸入信號以提供作為所述第一和第二控制信號的第一和第二差動輸出信號。輸出負載鎖存器配置為鎖存第一和第二差動輸出信號以產生第一和第二鎖存輸出信號。輸出鎖存器配置為鎖存第一和第二鎖存輸出信號以輸出相位檢測信號。
在一個實施例中，當時鐘信號具有第一電平時第一反相器將輸入信號反相，從而將所述第一差動輸入信號提供給差動放大器，當時鐘信號具有第二電平時第一反相器提供在先前時鐘處具有預定電平的第一差動輸入信號，並且阻斷輸入信號的傳輸。
在一個實施例中，第一反相器包括第一PMOS電晶體，其響應於時鐘信號的第一電平而被激活；串行耦合到第一PMOS電晶體的第一NMOS電晶體，其響應於第一控制信號的第二電平而被激活；串行耦合到第一NMOS電晶體的第二NMOS電晶體，其響應於輸入信號的第二電平而被激活。
在一個實施例中，第一差動輸入信號對應於耦合在第一PMOS電晶體和第一NMOS電晶體之間的節點處的電壓電平。
在一個實施例中，第二反相器基於具有第一電平的時鐘信號和第二控制信號而將反相輸入信號反相，從而將第二差動輸入信號提供給差動放大器，當時鐘信號具有第二電平時，該第二反相器提供在先前時鐘處具有預定電平的第二差動輸入信號並且阻斷反相輸入信號的傳輸。在一個實施例中，所述第二反相器包括第二PMOS電晶體，其響應於時鐘信號的第一電平而被激活；串行耦合到第二PMOS電晶體的第三NMOS電晶體，其響應於第一控制信號的第二電平而被激活；串行耦合到第三NMOS電晶體的第四NMOS電晶體，其響應於輸入信號的第二電平而被激活。在一個實施例中，第二差動輸入信號對應於耦合在第二PMOS電晶體和第三NMOS電晶體之間的節點上的電壓電平。
在一個實施例中，差動放大器包括偏置電流源，其響應於時鐘信號的第一電平而被激活。
在一個實施例中，輸出負載鎖存器包括第一CMOS反相器和交叉耦合到第一CMOS反相器的第二CMOS反相器。
在一個實施例中，輸出鎖存器包括第一NAND門電路和交叉耦合到第一NAND門電路的第二NAND門電路。
根據另一方面，本發明涉及一種檢測相位的方法。該方法包括響應於時鐘信號和第一控制信號而將輸入信號反相以產生第一差動輸入信號，並且阻斷輸入信號的傳輸；響應於時鐘信號和第二控制信號而將反相輸入信號反相以產生第二差動輸2信號，並且阻斷反相信號的傳輸；響應於時鐘信號而差動放大第一和第二差動輸入信號以提供作為所述第一和第二控制信號的第一和第二差動輸出信號；鎖存第一和第二差動輸出信號以產生第一和第二鎖存輸出信號；以及鎖存第一和第二鎖存輸出信號以輸出相位檢測信號。
在一個實施例中，將輸入信號反相包括響應於具有第一電平的時鐘信號而將輸入信號反相，從而提供所述第一差動輸入信號；響應於具有第二電平的時鐘信號，提供在先前時鐘處具有預定電平的第一差動輸入信號，並且阻斷輸入信號的傳輸。
在一個實施例中，將反相輸入信號反相包括響應於具有第一電平的時鐘信號而將反相輸入信號反相，從而提供所述第二差動輸入信號；以及響應於具有第二電平的時鐘信號，提供在先前時鐘處具有預定電平的第二差動輸入信號，並且阻斷反相輸入信號的傳輸。
在一個實施例中，差動放大第一和第二差動輸入信號包括當時鐘信號具有第一電平時，提供第一和第二差動輸出信號作為第一和第二控制信號；當時鐘信號具有第二電平時，提供處於未激活狀態的第一和第二差動輸出信號作為第一和第二控制信號。
在一個實施例中，鎖存第一和第二差動輸出信號包括，響應於時鐘信號，提供第一鎖存輸出信號作為用於產生第二鎖存輸出信號的輸入信號，並且提供第二鎖存輸出信號作為用於產生第一鎖存輸出信號的輸入信號。
在一個實施例中，鎖存第一和第二鎖存輸出信號以輸出相位檢測信號包括對第一鎖存輸出信號和相位檢測信號執行邏輯操作，以產生反相相位檢測信號；以及對第二鎖存輸出信號和反相相位檢測信號執行邏輯操作，以產生相位檢測信號。
根據如附圖中出示的本發明優選方面的更具體的描述，本發明的上述和其他目的、特點和優點將變得明顯，其中不同附圖中相同的附圖標記指代相同的部件。
圖1是示出相位檢測器的波形圖。
圖2是示出傳統相位檢測器的結構圖。
圖3是示出傳統相位檢測器的電路圖。
圖4是示出圖3中傳統相位檢測器的示例性邏輯電路。
圖5是示出根據本發明示例性實施例的相位檢測器的方框圖。
圖6是示出根據本發明示例性實施例的相位檢測器的方框圖。
圖7是示出根據本發明示例性實施例的相位檢測器的電路圖。
圖8是示出圖7的相位檢測器工作的波形圖。
具體實施例方式
在下文中，將參考附圖更詳細地描述本發明。
圖5是示出根據本發明示例性實施例的相位檢測器的方框圖。
參考圖5，根據本發明示例性實施例的相位檢測器分別通過三態(tri-state)緩衝器501和503接收輸入信號IN和反相輸入信號INB，其由時鐘信號CLK的控制。當時鐘信號CLK改變為邏輯高電平時，三態緩衝器501和503停止工作，因此輸入信號IN和反相輸入信號INB的經過三態緩衝器501和503的傳輸被阻斷，從而防止輸入信號IN的其他變化影響相位檢測器500。輸入信號IN和時鐘信號CLK之間的相位差從相位檢測器輸出。
圖6是示出根據本發明示例性實施例的相位檢測器的方框圖。
參考圖6，相位檢測器包括第一反相器(inverter)610、第二反相器620、差動放大器630、輸出負載鎖存器(latch)640和輸出鎖存器650。
第一反相器610接收時鐘信號CLK、反相輸入信號IN和從差動放大器630輸出的第一控制信號，從而將第一差動輸入信號提供給差動放大器630。
第二反相器620接收時鐘信號CLK、輸入信號INB和從差動放大器630輸出的第二控制信號，從而將第二差動輸入信號提供給差動放大器630。
差動放大器630基於所接收的第一和第二差動輸入信號而產生第一和第二差動輸出信號，並且將該第一和第二差動輸出信號作為第一和第二控制信號分別提供給第一和第二反相器610和620。
輸出負載鎖存器640鎖存第一和第二差動輸出信號以產生第一和第二鎖存輸出信號，其中它們之間的電位差基於鎖存的第一和第二差動輸出信號而控制。第一和第二鎖存輸出信號被輸出到輸出鎖存器650。
輸出鎖存器650鎖存所接收的鎖存輸出信號以產生相位檢測信號OUT和OUTB。
圖7是示出根據本發明示例性實施例的相位檢測器的詳細電路圖。
參考圖7，相位檢測器可以包括第一反相器700、第二反相器710、差動放大器720、輸出負載鎖存器730和輸出鎖存器740。
第一反相器700基於具有第一電平的時鐘信號CLK以及第一控制信號Vs將輸入信號IN反相，從而產生第一差動輸入信號Vt。當時鐘信號CLK的邏輯電平改變為第二邏輯電平時，輸入信號IN向第一反相器700的傳輸被阻斷。在一實施例中，第一反相器700可以包括PMOS電晶體P4以及串行耦合到PMOS電晶體P4的NMOS電晶體N5和N7。PMOS電晶體P4具有由時鐘信號CLK控制的柵極，NMOS電晶體N5具有由第一控制信號Vs控制的門電路。NMOS電晶體N7具有由輸入信號IN控制的柵極。
第二反相器710基於具有第一電平的時鐘信號CLK和第二控制信號Vsb將輸入信號INB反相，從而產生第二差動輸入信號Vtb。當時鐘信號CLK的邏輯電平改變為第二邏輯電平時，反相輸入信號INB向第二反相器710的傳輸被阻斷。在一實施例中，第二反相器710可以包括PMOS電晶體P5和串行耦合到PMOS電晶體P5的NMOS電晶體N6和N8。PMOS電晶體P5具有由時鐘信號CLK控制的柵極，以及NMOS電晶體N6具有由第二控制信號Vsb控制的柵極。NMOS電晶體N8具有由反相輸入信號INB控制的柵極。
差動放大器720基於第一和第二差動輸入信號Vt和Vtb以及時鐘信號CLK而產生第一和第二差動輸出信號(Vs和Vsb)。將第一和第二差動輸出信號提供給第一和第二反相器700和710作為第一和第二控制信號Vs和Vsb。在一實施例中，差動放大器720可以包括其柵極由第一差動輸入信號Vt控制的NMOS電晶體N1，其柵極由第二差動輸入信號Vtb控制的NMOS電晶體N2，以及其門電路由時鐘信號CLK控制的NMOS電晶體N0。NMOS電晶體N0被串行耦合到NMOS電晶體N1和N2。
當時鐘信號CLK具有邏輯高電平時，差動放大器720提供具有第一和第二控制信號Vs和Vsb的第一和第二反相器700和710。
響應於時鐘信號CLK，輸出鎖存器730鎖存差動放大器720的第一和第二差動輸出信號Vs和Vsb，從而產生第一和第二鎖存輸出信號Vo和Vob。在一實施例中，輸出鎖存器730可以包括其柵極由時鐘信號CLK控制的PMOS電晶體P2和P3，以及第一和第二反相器732和734。第一反相器732包括PMOS電晶體P0和串行耦合到PMOS電晶體P0的NMOS電晶體N3。第二反相器734包括PMOS電晶體P1和串行耦合到PMOS電晶體P1的NMOS電晶體N4。
PMOS電晶體P0具有耦合到PMOS電晶體P2漏極的漏極。PMOS電晶體P0和NMOS電晶體N3的柵極由第四節點ND4的電壓Vob(從第二反相器734輸出的第二鎖存輸出信號)控制。PMOS電晶體P1具有耦合到PMOS電晶體P3漏極的漏極。PMOS電晶體P1和NMOS電晶體N4的棚極由第三節點ND3的電壓Vo(從第一反相器732輸出的第一鎖存輸出信號)控制。也就是說，第一和第二反相器732和734相互交叉耦合。
輸出鎖存器740包括相互交叉耦合的NAND門電路742和744。NAND門電路742接收第三節點ND3的輸出電壓Vo的邏輯電平和NAND門電路744的輸出OUT。此外，NAND門電路744接收第四節點ND4處的輸出電壓Vob的邏輯電平和NAND門電路742的輸出OUTB。
圖8是示出圖7的相位檢測器工作的波形圖。
下面參考圖7和圖8描述本發明的相位檢測器的工作。
根據輸入信號IN和時鐘信號CLK的變化所得到的輸出信號如下。
首先，關於圖8中的時間間隔「D」，當時鐘信號CLK具有邏輯高電平而輸入信號IN具有邏輯低電平時，圖7中的NMOS電晶體N 7被截止。因此，由於反相輸入信號INB具有邏輯高電平，所以NMOS電晶體N8被導通。PMOS電晶體P2、P3、P4和P5由具有邏輯高電平的時鐘信號CLK截止。因此，通過先前時鐘處所提供的電源電壓可以使電壓Vt、Vtb、Vo和Vob的初始狀態保持為高電位。
因此，差動放大器720的接收第一和第二差動輸入信號Vt和Vtb的NMOS電晶體N1和N2被導通。因此，由於輸入到輸出負載鎖存器730的電壓Vo和Vob具有高電位，所以輸出負載鎖存器730的第一和第二反相器732和734的NMOS電晶體N3和N4也被導通。NMOS電晶體N0也被具有邏輯高電平的時鐘信號CLK導通。
在上述條件下，第二節點ND2上的電壓Vsb被具有高電壓電位的電壓Vob強制到高電壓電平，從而導通NMOS電晶體N6。此外，NMOS電晶體N8被具有邏輯高電平的反相輸入信號INB導通，從而第二節點ND6上的電壓Vtb下降到低電壓電位。
當電壓Vtb下降到NMOS電晶體N2的閾值電壓以下時，NMOS電晶體N2被截止，並且第二節點ND2上的電壓Vsb具有從初始電壓電平減小的電壓電平。類似地，第四節點ND4上電壓Vob的電壓電平比其初始電壓電平低。然而，電壓Vsb和Vob都仍然保持在邏輯高電平。
類似地，具有邏輯低電平的輸入信號IN導致NMOS電晶體N7截止，第一節點ND1上的電壓Vs被電壓Vo強制到高電壓電平，從而導通NMOS電晶體N5。因此，電壓Vt由在先前時鐘處提供的電源電壓保持在高電壓電位，從而導通NMOS電晶體N1。
此外，具有邏輯高電平的時鐘信號CLK使NMOS電晶體N0導通，從而電流從NMOS電晶體N0恆定不變地拉出，因此第一節點ND1上的電壓電位逐漸下降。因此，電壓Vo的電壓電平會下降。
當電壓Vo具有低電壓電平時，第二反相器734的PMOS電晶體P1被導通，其接收電壓Vo作為控制信號，並且NMOS電晶體N4被截止，從而通過耦合到PMOS電晶體P1的電源電壓，電壓Vob可以具有更高的電壓電位。
將第一和第二鎖存輸出信號Vo和Vob的電壓電平提供給輸出鎖存器740。輸出鎖存器740輸出具有邏輯低電平的相位檢測信號OUT，並且輸出具有邏輯高電平的反相相位檢測信號OUTB。在預定的時間周期內上述輸出邏輯值被保持並且在下一時鐘被輸出。這表明了時鐘信號CLK的轉換在輸入信號IN的轉換之前。
也就是說，當輸入信號IN在時鐘信號CLK轉換之後轉換時，輸出具有與輸入信號IN和時鐘信號CLK的轉換之間的相位差對應的脈衝寬度的反相相位檢測信號OUTB，並且可以檢測輸入信號IN和時鐘信號CLK之間的相位差的量。
接下來，關於時間間隔「B」，當時鐘信號CLK具有邏輯高電平並且輸入信號IN具有邏輯高電平時，NMOS電晶體N7被導通。因此， NMOS電晶體N8由具有邏輯低電平的反相輸入信號INB截止。因為時鐘信號CLK具有邏輯高電平，所以PMOS電晶體P2、P3、P4和P5被截止。因此，通過在先前時鐘處所提供的電源電壓，電壓Vt、Vtb、Vo和Vob具有保持為高電壓電位的初始狀態。
因此，電壓Vt和Vtb的高電壓電平使NMOS電晶體N1和N2導通。具有高電壓電平的電壓Vo和Vob導致NMOS電晶體N3和N4也導通。NMOS電晶體N0也被具有邏輯高電平的時鐘信號CLK導通。
在上述條件下，NMOS電晶體N6被第二節點ND2上的電壓Vsb導通，其被電壓Vob強制到高電壓電位，同時，NMOS電晶體N8被具有邏輯低電平的反相輸入信號INB截止。
此外，NMOS電晶體N7被具有邏輯高電平的輸入信號IN導通，從而電壓Vt下降而具有邏輯低電平。當電壓Vt下降到NMOS電晶體N1的閾值電壓以下時，NMOS電晶體N1被截止，從而第一節點ND1上的電壓Vs保持在預定電壓電平。雖然電壓Vo從初始電壓電平減小了，但是電壓Vo保持邏輯高電平。
類似地，具有邏輯低電平的反相輸入信號INB使NMOS電晶體N8截止，並且第二節點ND2上的電壓Vsb被電壓Vob強制到高電壓電平，從而截止NMOS電晶體N6。電壓Vtb由在先前時鐘處提供的電源電壓保持在高電壓電位，從而導通NMOS電晶體N2。NMOS電晶體N0也被具有邏輯高電平的時鐘信號CLK導通，從而電流從NMOS電晶體N0恆定不變地拉出，因此第二節點ND2上的電壓電位逐漸下降。因此，電壓Vob可具有更低的電壓電位。
當電壓Vob具有低電壓電位時，第一反相器732的PMOS電晶體P0被導通，其接收電壓Vob作為控制信號，並且NMOS電晶體N3被截止，從而電壓Vo通過耦合到PMOS電晶體P0的電源電壓可以具有更高的電壓電位。
電壓Vo和Vob的電壓電平被提供給輸出鎖存器740。輸出鎖存器740輸出具有邏輯高電平的相位檢測信號OUT和具有邏輯低電平的反相相位檢測信號OUTB。在預定的時間周期內上述輸出邏輯電平被保持並且在下一時鐘輸出。這意味著輸入信號IN的轉換在時鐘信號CLK的轉換之前。
也就是說，當時鐘信號CLK在輸入信號IN轉換之後轉換時，輸出具有與時鐘信號CLK和輸入信號IN的轉換之間的相位差對應的脈衝寬度的相位檢測信號OUT，並且可以檢測它們之間的相位差的量。
關於時間間隔「A」和「C」，當時鐘信號CLK具有邏輯低電平時，PMOS電晶體P2、P3、P4和P5被導通而NMOS電晶體N0被截止。電壓Vt、Vtb、Vo和Vob被電源電壓強制到高電壓電平。因此，第一反相器732的NMOS電晶體N3被電壓Vob導通，第二反相器734的NMOS電晶體N4被電壓Vo導通。因此，第一和第二節點ND1和ND2上的電壓Vs和Vsb具有高電壓電位，從而NMOS電晶體N5和N6被導通。
在上述條件下，當輸入信號IN具有邏輯高電平(時間間隔「C」)時，NMOS電晶體N7被導通，以減小第五節點ND5上電壓Vt的電壓電平。當電壓Vt比NMOS電晶體N1的閾值電壓低時，NMOS電晶體N1被截止，並且第一節點ND1上的電壓Vs保持預定電壓電平，因此電壓Vs具有高邏輯電平。因此，電壓Vo也可以具有高電壓電平。
此外，反相輸入信號INB具有邏輯低電平而截止NMOS電晶體N8。第六節點ND6上的電壓Vtb保持先前時鐘處的電壓電平。因此，NMOS電晶體N2和N6被導通，同時NMOS電晶體N0被具有邏輯低電平的時鐘信號CLK截止。電壓Vsb具有比電壓Vs的電壓電平低的電壓電平，然而，電壓Vsb具有邏輯高電平。因此，電壓Vob也具有邏輯高電平。
具有邏輯高電平的電壓Vo和Vob的電壓電平同時提供給輸出鎖存器740的NAND門電路742和744，具有先前時鐘處的邏輯值的相位檢測信號OUT和OUTB從輸出鎖存器740輸出。
因此，當時鐘信號CLK具有邏輯低電平並且輸入信號IN具有邏輯低電平(時間間隔「A」)時，以與時間間隔「C」中相同的方式產生相位檢測信號OUT和OUTB，在時間間隔「C」處輸入信號IN具有邏輯高電平。
根據本發明的示例性實施例，當輸入信號的變化被傳送到輸出信號時，可以防止輸入信號的其他變化，從而相位檢測器的不精確操作可以被減少。
因此，根據本發明示例性實施例的電路可以使對製造工藝和環境變化的敏感度減小，當用於延遲鎖存環路(DLL)時，從而可以避免降低效率和性能的顯著下降。
此外，可以將選擇性激活的NMOS電晶體增加到輸入信號的傳送路徑上，從而輸入信號不會導致輸出信號的變化。
雖然已經參考示例性實施例具體地示出和描述了本發明，但是本領域普通技術人員應該理解，在此可以做出各種形式上和細節上的變化，而不脫離由所附權利要求所限定的本發明精神和範圍。
權利要求
1.一種用於檢測相位的電路，包括第一反相器，其配置為響應於時鐘信號和第一控制信號而將輸入信號反相以產生第一差動輸入信號並且阻斷輸入信號的傳輸；第二反相器，其配置為響應於時鐘信號和第二控制信號而將反相輸入信號反相以產生第二差動輸入信號並且阻斷反相輸入信號的傳輸；差動放大器，其配置為響應於時鐘信號而差動放大第一和第二差動輸入信號以提供作為所述第一和第二控制信號的第一和第二差動輸出信號；輸出負載鎖存器，其配置為鎖存第一和第二差動輸出信號以產生第一和第二鎖存輸出信號；以及輸出鎖存器，其配置為鎖存第一和第二鎖存輸出信號以輸出相位檢測信號。
2.根據權利要求1所述的電路，其中，當時鐘信號具有第一電平時所述第一反相器將輸入信號反相，從而將所述第一差動輸入信號提供給所述差動放大器，當時鐘信號具有第二電平時所述第一反相器提供在先前時鐘處具有預定電平的第一差動輸入信號，並且阻斷輸入信號的傳輸。
3.根據權利要求2所述的電路，其中，所述第一反相器包括第一PMOS電晶體，其響應於時鐘信號的第一電平而被激活；串行耦合到第一PMOS電晶體的第一NMOS電晶體，其響應於第一控制信號的第二電平而被激活；以及串行耦合到第一NMOS電晶體的第二NMOS電晶體，其響應於輸入信號的第二電平而被激活。
4.根據權利要求3所述的電路，其中，所述第一差動輸入信號對應於耦合在第一PMOS電晶體和第一NMOS電晶體之間的節點處的電壓電平。
5.根據權利要求1所述的電路，其中，所述第二反相器基於具有第一電平的時鐘信號和第二控制信號而將反相輸入信號反相，從而將第二差動輸入信號提供給差動放大器，並且當時鐘信號具有第二電平時，該第二反相器提供在先前時鐘處具有預定電平的第二差動輸入信號並且阻斷反相輸入信號的傳輸。
6.根據權利要求5所述的電路，其中，所述第二反相器包括第二PMOS電晶體，其響應於時鐘信號的第一電平而被激活；串行耦合到第二PMOS電晶體的第三NMOS電晶體，其響應於第一控制信號的第二電平而被激活；以及串行耦合到第三NMOS電晶體的第四NMOS電晶體，其響應於輸入信號的第二電平而被激活。
7.根據權利要求6所述的電路，其中，所述第二差動輸入信號對應於耦合在第二PMOS電晶體和第三NMOS電晶體之間的節點處的電壓電平。
8.根據權利要求1所述的電路，其中，所述差動放大器包括偏置電流源，其響應於時鐘信號的第一電平而被激活。
9.根據權利要求1所述的電路，其中，所述輸出負載鎖存器包括第一CMOS反相器和交叉耦合到第一CMOS反相器的第二CMOS反相器。
10.根據權利要求1所述的電路，其中，所述輸出鎖存器包括第一NAND門和交叉耦合到第一NAND門的第二NAND門。
11.一種檢測相位的方法，包括響應於時鐘信號和第一控制信號而將輸入信號反相以產生第一差動輸入信號，並且阻斷輸入信號的傳輸；響應於時鐘信號和第二控制信號而將反相輸入信號反相以產生第二差動輸入信號，並且阻斷反相信號的傳輸；響應於時鐘信號而差動放大第一和第二差動輸入信號以提供作為所述第一和第二控制信號的第一和第二差動輸出信號；鎖存第一和第二差動輸出信號以產生第一和第二鎖存輸出信號；以及鎖存第一和第二鎖存輸出信號以輸出相位檢測信號。
12.相據權利要求11所述的方法，其中，將輸入信號反相包括響應於具有第一電平的時鐘信號而將輸入信號反相，從而提供所述第一差動輸入信號；響應於具有第二電平的時鐘信號，提供在先前時鐘處具有預定電平的第一差動輸入信號，並且阻斷輸入信號的傳輸。
13.根據權利要求11所述的方法，其中，將反相輸入信號反相包括響應於具有第一電平的時鐘信號而將反相輸入信號反相，從而提供所述第二差動輸入信號；以及響應於具有第二電平的時鐘信號，提供在先前時鐘處具有預定電平的第二差動輸入信號，並且阻斷反相輸入信號的傳輸。
14.根據權利要求11所述的方法，其中，差動地放大所述第一和第二差動輸入信號包括當時鐘信號具有第一電平時，提供第一和第二差動輸出信號作為第一和第二控制信號；當時鐘信號具有第二電平時，提供處於未激活狀態的第一和第二差動輸出信號作為第一和第二控制信號。
15.根據權利要求11所述的方法，其中，所述鎖存第一和第二差動輸出信號包括，響應於時鐘信號，提供第一鎖存輸出信號作為用於產生第二鎖存輸出信號的輸入信號，並且提供第二鎖存輸出信號作為用於產生第一鎖存輸出信號的輸入信號。
16.根據權利要求11所述的方法，其中，所述鎖存第一和第二鎖存輸出信號以輸出相位檢測信號包括對第一鎖存輸出信號和相位檢測信號執行邏輯操作，以產生反相相位檢測信號；以及對第二鎖存輸出信號和反相相位檢測信號執行邏輯操作，以產生相位檢測信號。
全文摘要
一種用於檢測相位的電路，包括第一反相器、第二反相器、差動放大器、輸出負載鎖存器和輸出鎖存器。第一和第二反相器接收輸入信號和反相輸入信號從而響應於時鐘信號和第一第二控制信號而分別產生第一和第二差動輸入信號，並且阻斷輸入信號和反相輸入信號的傳輸。差動放大器響應於時鐘信號而差動地放大第一和第二差動輸入信號以提供作為所述第一和第二控制信號的第一和第二差動輸出信號。輸出負載鎖存器鎖存第一和第二差動輸出信號以產生第一和第二鎖存輸出信號。輸出鎖存器鎖存第一和第二鎖存輸出信號以輸出相位檢測信號。
文檔編號H03D13/00GK1738191SQ200510109880
公開日2006年2月22日 申請日期2005年7月27日 優先權日2004年7月27日
發明者樸光一 申請人:三星電子株式會社