具有溝道背面鈍化層器件的FinFET和方法
2023-09-23 08:58:20 5
具有溝道背面鈍化層器件的FinFET和方法
【專利摘要】具有背面鈍化層的FinFET包括設置在襯底上的模板層、設置在模板層上方的緩衝層、設置在緩衝層上方的溝道背面鈍化層以及設置在溝道背面鈍化層上方的溝道層。柵極絕緣層設置在溝道層和溝道背面鈍化層上方並且與溝道層和溝道背面鈍化層接觸。緩衝層可選地包含鋁，以及溝道層可以可選地包含III-V族半導體化合物。STI可以設置在溝道背面鈍化層的相對側上，並且溝道背面鈍化層可以具有在STI的頂面之上設置的頂面以及在STI的頂面之下設置的底面。本發明還提供了一種具有溝道背面鈍化層器件的FinFET和方法。
【專利說明】具有溝道背面鈍化層器件的FinFET和方法
【技術領域】
[0001]本發明涉及半導體領域，更具體地，本發明涉及一種具有溝道背面鈍化層器件的FinFET和方法。
【背景技術】
[0002]隨著現代集成電路的尺寸的收縮，相關電晶體的尺寸也在收縮。為了在可預測性質的情況下操作，電晶體生產主要聚焦於收縮電晶體的部件尺寸。然而，由於電晶體部件的尺寸已接近原子尺寸，所以開發了新的電晶體設計。鰭式長效應電晶體(FinFET)有時用於替換平面金屬氧化物半導體場效應電晶體(M0SFET)，使更大的電晶體封裝密度成為可能同時保持可預測的器件性能。
[0003]在傳統上，諸如MOSFET的平面電晶體具有在半導體中設置的源極和漏極，以及在源極和漏極之間的半導體的表面上設置的柵極。FinFET具有位於凸起的鰭中的溝道區，以及位於溝道區中覆蓋鰭的一側或多側的柵極絕緣件和柵極接觸件。可以在溝道區域的兩側上形成源極和漏極。
【發明內容】
[0004]為了解決現有技術中所存在的問題，根據本發明的一個方面，提供了一種器件，包括:模板層，設置在襯底上；緩衝層，設置在所述模板層上方；溝道背面鈍化層，設置在所述緩衝層上方；溝道層，設置在所述溝道背面鈍化層上方；以及柵極絕緣層，設置在所述溝道層和所述溝道背面鈍化層上方並且與所述溝道層和所述溝道背面鈍化層相接觸，所述溝道背面鈍化層將所述緩衝層與所述柵極絕緣層分開。
[0005]在所述器件中，所述緩衝層包含鋁。
[0006]在所述器件中，所述溝道背面鈍化層包含磷化銦和銻化鎵中的一種。
[0007]在所述器件中，所述溝道層包含II1-V族半導體化合物。
[0008]在所述器件中，還包括:設置在所述溝道背面鈍化層的相對側上的淺溝槽隔離結構(STI)，所述溝道層設置在所述STI的頂面之上，並且所述溝道背面鈍化層的頂面設置在所述STI的頂面之上，並且所述溝道背面鈍化層的底面設置在所述STI的頂面之下。
[0009]在所述器件中，所述溝道背面鈍化層包括肩區，其中所述柵極絕緣層與所述肩區的側壁相接觸。
[0010]根據本發明的另一方面，提供了一種器件，包括:鰭，具有溝道區；溝道層，設置在所述溝道區中；緩衝層，設置在所述溝道層下方；溝道背面鈍化層，設置在所述溝道層和所述緩衝層之間；以及柵極絕緣層，設置在所述溝道層和所述溝道背面鈍化層的第一部分上方並且與所述溝道層和所述溝道背面鈍化層的所述第一部分相接觸。
[0011]在所述器件中，進一步包括:淺溝槽隔離結構(STI)，設置在所述溝道背面鈍化層的相對側上，所述溝道背面鈍化層的頂面設置在所述STI的頂面之上，所述溝道背面鈍化層的底面設置在所述STI的頂面之下。[0012]在所述器件中，所述溝道背面鈍化層包括肩區，其中，所述柵極絕緣層與所述肩區的側壁相接觸。
[0013]在所述器件中，所述溝道背面鈍化層的厚度在約4nm和約20nm之間。
[0014]在所述器件中，所述溝道層的厚度在約1nm和約40nm之間。
[0015]在所述器件中，所述緩衝層的厚度在約1nm和約200nm之間。
[0016]在所述器件中，進一步包括:模板層，設置在所述襯底和所述緩衝層之間。
[0017]根據本發明的又一方面，提供了一種形成器件的方法，包括:在襯底上方形成模板層；在所述模板層上方形成緩衝層；在所述緩衝層上方形成溝道背面鈍化層；在所述溝道背面鈍化層上方形成溝道層，所述溝道層包括溝道區的至少一部分；以及在所述溝道區上方形成柵極絕緣層。
[0018]在所述方法中，形成所述柵極絕緣層包括:形成與所述溝道背面鈍化層的至少一部分側壁相接觸的所述柵極絕緣層。
[0019]在所述方法中，進一步包括:在所述襯底中形成STI以及回蝕所述STI之間的襯底以形成鰭區域，其中，所述溝道背面鈍化層和所述溝道層形成在所述STI之間和所述鰭區域中。
[0020]在所述方法中，進一步包括:回蝕所述STI，以使所述STI具有露出所述溝道層的側壁和所述溝道背面鈍化層的至少一部分側壁的高度。
[0021]在所述方法中，所述溝道層和所述溝道背面鈍化層均形成為毯式層，並且形成所述溝道層包括蝕刻去除所述溝道層的一部分並部分地蝕刻穿所述溝道背面鈍化層的一部分。
[0022]在所述方法中，形成所述柵極絕緣層包括:形成接觸所述溝道層的界面控制層。
[0023]在所述方法中，所述溝道層包含II1-V族半導體，所述緩衝層至少包含鋁，並且所述溝道背面鈍化層包含磷化銦和銻化鎵中的一種。
【專利附圖】
【附圖說明】
[0024]為了更完全地理解本發明及其優點，現將結合附圖所進行的下列描述作為參考，其中:
[0025]圖1A-圖1D和圖2A-圖2F是根據實施例的中間生產步驟的FinFET器件的截面圖；以及
[0026]圖3是根據實施例的形成FinFET器件的方法的流程圖。
[0027]除非另有說明，不同附圖中的相應編號和符號通常是指相應的部件。繪製附圖用於清楚地示出各個實施例的相關方面，並且不需要按比例繪製附圖。
【具體實施方式】
[0028]在下面詳細論述示例性實施例的製造和使用。然而，應該理解，本發明提供了許多可以在各種具體環境中實現的可應用的概念。所論述的具體實施例僅是製造和使用本發明實施例的示例性具體方式，而不用於限制本發明的範圍。
[0029]將參照具體情況中的實施例，更具體地說，參照在FinFET器件中形成溝道區域來描述本發明。然而，本發明的實施例也可以適用於各種半導體器件。在下文中，將參照附圖詳細地說明各個實施例。
[0030]一般而言，FinFET具有用作溝道的鰭狀半導體區域，以及位於鰭的一側或多側上用於將柵極接觸件和鰭分開的柵極絕緣件。可以在柵極的相對側上形成源極和漏極，從而允許柵極控制源極和漏極之間的鰭的溝道區。在一些實施例中，FinFET可以具有在鰭的三個暴露側上設置的柵極絕緣件以及位於鰭的這三側上的柵極接觸件，以便更密切地控制通過柵極接觸件下方的溝道的電流。已發現位於鈍化層上的溝道降低較小的工藝變化就會降低FinFET的開關特性的可能性。溝道背面鈍化層(CBPL)的實施例可以與II1-V族半導體溝道FinFET—起使用以避免未鈍化的溝道表面以及避免暴露的緩衝層。可以在緩衝層上方形成II1-V族半導體溝道，緩衝層可以由基於鋁的化合物形成，如果緩衝層延伸超出諸如淺溝槽隔離(STI)結構或襯底的鄰近的結構之上，該緩衝層可以發生氧化並形成導電錶面層。可選地，終止於鄰近的STI結構或襯底的上表面之下的緩衝層可能允許溝道的一部分在鄰近的STI或襯底的頂面之下形成，導致不完全鈍化以及降低柵極對溝道的控制。
[0031]圖1A至圖1D示出根據實施例形成具有CBPL的FinFET的工藝的截面圖。圖1A是在襯底102上形成用於具有溝道背面鈍化層108的FinFET的膜堆疊件的截面圖。襯底102可以具有在其上形成的膜堆疊件，並且該膜堆疊件包括位於襯底102上的模板層104、位於模板層104上的緩衝層106、位於緩衝層106上的CBPL108以及位於CBPL108上的溝道層。在一個實施例中，襯底102可以是諸如矽等半導體；或者襯底102可以是絕緣體、載具晶圓或另一適當材料。
[0032]模板層104可以由所選的用於吸收襯底和後續層之間的任何晶格失配的材料形成。在一個實施例中，模板層104可以是基於銦的二元化合物材料，諸如磷化銦(InP)、砷化銦(InAs)、銻化銦(InSb);基於鎵的二元化合物材料，諸如砷化鎵(GaAs)、銻化鎵(GaSb)；或者另一合適的材料。
[0033]緩衝層106可以是用於提供溝道層110與襯底102的電隔離的具有寬帶隙的材料。在一個實施例中，緩衝層106可以是三元化合物材料,諸如砷化招銦(InAlAs)、砷鋪化鋁(AlAsSb )、砷化鎵鋁(AlGaSb )、或銻化鋁銦(InAlSb )。在一個實施例中，緩衝層106可以是二元化合物材料，諸如砷化招(AlAs)或鋪化招(AlSb)。
[0034]CBPL108可以是在露出的表面上呈現出良好鈍化的材料或者可以是暴露於環境條件而不會變成導電的材料。在一個實施例中，CBPL108可以由諸如磷化銦(InP)或銻化鎵(GaSb)的材料形成。這與緩衝層106相反，緩衝層106可以包括具有低導電性但氧化成導電部件的材料。例如，如果緩衝層是AlSb或AlAsSb,暴露於氧(O2)產生Al2O3或金屬Sb。對CBPL108使用容易鈍化的材料允許對緩衝層106使用容易氧化的材料(具體地說為基於鋁的材料)。此外，根據緩衝層106或部件尺寸，CBPL108可以由應變材料形成。例如，當緩衝層106是AlAsSb或InAlSb，而CBPL108是InP時，InP CBPL108由於晶格尺寸失配可以是應變的。在這樣的實施例中，可以限制CBPL108的厚度以防止CBPL108晶格的弛豫(relaxat1n)。因此，可以選擇足夠薄的CBPL108的厚度以便保持由緩衝層106到CBPL108界面誘導的應變。
[0035]可以在CBPL108上由諸如砷化鎵銦(InGaAs)、GaSb, InAs、銻化鎵銦(InGaSb)或InSb的高遷移率材料形成溝道層110。除其他因素外，選擇用於CBPL108的材料的類型可以取決於FinFET的導電類型。例如，GaSb和InGaSb具有高空穴遷移率，可以用於ρ型FinFET ;而InGaAs、InAs和InSb具有高電子遷移率，可以用於η型FinFET。
[0036]如果緩衝層106可以直接生長在襯底層102上，則可以省略模板層104，例如但不限於在緩衝層是諸如AlAs或AlSb的二元化合物的實施例中。在溝道層110和襯底層102之間不需要額外的隔離的實施例中可以省略緩衝層106。
[0037]在一個實施例中，模板層104、緩衝層106、CBPL108和溝道層110每一個都可以是通過諸如分子束外延(MBE)、化學汽相沉積(CVD)、液相外延(LPE)等覆蓋式外延方法形成的覆蓋層。模板層104可以形成為具有在約20nm和約10nm之間的厚度，並且在一個實施例中，模板層104的厚度可以為約40nm。緩衝層106可以形成為具有約1nm和約200nm之間的厚度，並且在一個實施例中，緩衝層106的厚度可以是約lOOnm。CBPL108可以形成為具有在約4nm和約20nm之間的厚度，並且在一個實施例中，CBPL108的厚度可以是約10nm。溝道層110可以形成為具有在約1nm和約40nm之間的厚度，並且在一個實施例中，溝道層110的厚度可以為約20nm。
[0038]圖1B示出形成溝道區111的截面圖。可以蝕刻膜堆疊件以使溝道層110和CBPL108形成具有柵極控制的溝道區111的鰭。在一個實施例中，可以通過掩蔽(masking)並蝕刻穿過溝道層110進入到CBPL108中來形成溝道區111。將CBPL108的中心確定為蝕刻的底部在蝕刻工藝期間導致形成較大的裕度(margin)，從而使過蝕刻或欠蝕刻靶向深度的蝕刻不能引起溝道性能問題。在一個實施例中，蝕刻溝道區111形成CBPL肩區108a，並且CBPL108的一部分具有與溝道區111中的溝道層110基本相同的寬度。
[0039]圖1C示出形成柵極絕緣層112的截面圖。柵極絕緣層112可以具有可選的界面控制層(ICL)和柵極電介質。在一個實施例中，柵極絕緣層112是高k層並且可以是諸如氧化鉿(HfO2)、二氧化鋯(ZrO2)、氧化矽鉭(TaS1x)的氧化物、熱氧化物、氮化物等；或者可以是包含前述一種或多種材料的組合。
[0040]在一個實施例中，柵極絕緣層112接觸CBPL肩區108a的側壁並接觸溝道層110的頂面和側壁。柵極絕緣層112使溝道層110和CBPL108鈍化同時避免與緩衝層106接觸。此外，柵極絕緣層112使柵極接觸件(圖1D，114)與溝道層110絕緣。
[0041]圖1D示出形成柵極接觸件114的截面圖。柵極接觸件114可以是諸如金屬或多晶矽的導電材料。柵極間隔件、源極/漏極、保護層等也可以在形成層堆疊件之前或者之後形成。
[0042]圖2A-圖2F示出根據另一實施例形成具有CBPL的FinFET的工藝的截面圖。圖2A示出形成用於FinFET的STI116的截面圖。可以掩蔽鰭區域118並且蝕刻襯底至預定的深度，然後通過用諸如氧化物的阻擋材料填充蝕刻區域形成STI116。STI116使鄰近的FinFET彼此隔離，防止電流流經鄰近的結構之間的襯底102並減少或阻止串擾。
[0043]圖2B示出回蝕刻鰭區域118的截面圖。在一個實施例中，可以對襯底102進行選擇性回蝕刻以在鰭區域118中形成用於形成層堆疊件的開口。在這樣的實施例中，STI116可以作為用於蝕刻鰭區域118的掩模。
[0044]圖2C示出在鰭區域118中形成層堆疊件的截面圖。可以在襯底102上形成模板層104，可以在模板層104上形成緩衝層106，可以在緩衝層106上形成CBPL108，以及可以在CBPL108中形成溝道層。可以通過諸如CVD的沉積形成這些層。在一個實施例中，可以通過縱橫比捕獲(aspect rat1 trapping,ART)形成位於窄溝槽中的外延層。在一個實施例中，這些層可以由上面所述的材料形成並且可以具有上面所述的厚度。
[0045]ART可以用於在封閉式溝槽中形成層的實施例中並且可以允許這些層形成為具有減少的晶體位錯或結構缺陷。ART利用外延生長的II1-V族半導體層中的缺陷沿著晶面傳播的趨勢。II1-V族半導體中的晶面傾向於與晶體表面成一角度，並且在缺陷移動到層的頂面之前，缺陷向沉積層的邊緣傳播。因此，所有的缺陷在層的各側被吸收而不是移動到層的頂部，從而導致層的頂面具有較少的缺陷。為了有效地應用ART，對縱橫比或者高度與寬度的比值進行選擇從而導致任何缺陷終止於層的各側而非頂面。
[0046]圖2D是蝕刻STI116並且露出溝道區111的截面圖。在一個實施例中，可以對STIl 16進行選擇性蝕刻或者通過掩模露出STIl 16並對其進行蝕刻，以降低STIl 16的高度並露出溝道層110和一部分CBPL108。可以蝕刻STI116至其深度使STI116的頂面被設置在CBPL108的高度的約一半之處。回蝕刻STI116以僅露出CBPL108的一部分產生一個裕度，在該裕度內工藝變化(不論是通過蝕刻STI116還是形成一個或多個層)可以發生改變而不露出緩衝層106或者使溝道層110的底面位於STIl 16的頂面之下。在一個實施例中，STI116超出緩衝層106的頂面之上並且與CBPL108 —起封閉緩衝層106並保護緩衝層106不被氧化。
[0047]圖2E示出形成柵極絕緣層112的截面圖。可以使用如上所述的工藝和材料形成柵極絕緣層112。在一個實施例中，柵極絕緣層112可以形成為覆在STI116的頂面上，並且可以以連續層延伸，以覆蓋或接觸CBPL108的側壁的一部分。柵極絕緣層112還可以覆蓋或者接觸溝道層110的側壁和頂面而避開緩衝層106。STI可以突出到緩衝層106的頂面之上並防止柵極絕緣層112接觸緩衝層106。
[0048]圖2F示出形成柵極接觸件114的截面圖。柵極接觸件可以是諸如金屬或多晶矽的導電材料。柵極間隔件、源極/漏極、保護層等也可以在形成層堆疊件之前或者之後形成。
[0049]圖3是示出根據實施例的形成具有CBPL的FinFET器件的方法300的流程圖。在一個實施例中，在框302中，可以可選地形成STI，並且在框304中，可以可選地在STI之間回蝕刻襯底以形成鰭區域。在框306中可以形成模板層，並且模板層在一個實施例中形成為覆蓋層或者在應用鰭區域和STI的實施例中在STI之間的鰭區域中形成。在框310中，可以在模板層上方形成緩衝層。在框308中，可以形成CBPL，在應用緩衝層的實施例中可以在緩衝層上形成CBPL，而在其他實施例中，可以在模板層上形成CBPL。在框312中，形成溝道層。在框314中，可以在毯式(blanket)形成層堆疊件且無STI形成的實施例中通過鰭蝕刻工藝形成溝道區，或者在具有STI的實施例中可以通過STI回蝕刻形成溝道區。在框316中可以形成柵極絕緣層，並且柵極絕緣層可選地包括形成ICL和柵極介電層。在框318中，可以形成柵極接觸件，在框320中，形成源極/漏極區。
[0050]因此，在一個實施例中，一種器件可以包括設置在襯底上的模板層和設置在模板層上方的緩衝層。溝道背面鈍化層可以設置在緩衝層上方以及溝道層可以設置在溝道背面鈍化層上方。柵極絕緣層可以設置在溝道層和溝道背面鈍化層上方並且接觸溝道層和溝道背面鈍化層。溝道背面鈍化層可以使緩衝層與柵極絕緣層分開。緩衝層可以可選地包含鋁，而溝道背面鈍化層可以可選地包含磷化銦和銻化鎵中的一種。溝道層可以可選地包含II1-V族半導體化合物。STI可以設置在溝道背面鈍化層的相對側上，並且溝道層可以設置在STI的頂面之上。溝道背面鈍化層可以具有在STI的頂面之上設置的頂面和在STI頂面之下設置的底面。溝道背面鈍化層可以是覆蓋層並且可以包括肩區；並且柵極絕緣層可以接觸肩區的側壁。
[0051]在一個實施例中，一種形成器件的方法包括在襯底上方形成模板層，在模板層上方形成緩衝層以及在緩衝層上方形成溝道背面鈍化層。可以在溝道背面鈍化層上方形成溝道層，其中溝道背面鈍化層將溝道層與緩衝層分開。可以形成溝道區，溝道區具有溝道層和設置在溝道區中的至少一部分溝道背面鈍化層。可以在溝道區上方形成柵極絕緣層。可以形成柵極絕緣層使其接觸溝道層的側壁和頂面以及接觸溝道背面鈍化層的側壁的至少一部分。可以在襯底中形成STI並且在STI之間回蝕刻襯底以形成鰭區域，其中在STI之間且在鰭區域中形成溝道背面鈍化層和溝道層。可以回蝕刻STI以使其具有露出溝道層的側壁和溝道背面鈍化層的至少一部分側壁的高度。溝道層和溝道背面鈍化層均可以形成為覆蓋層。形成柵極絕緣層可以可選地包括形成接觸溝道層的界面控制層。溝道層可以包含II1-V族半導體，緩衝層可以包含至少鋁，並且溝道背面鈍化層可以包含磷化銦和銻化鎵中的一種。
[0052]儘管已經詳細地描述了本發明的實施例及其優勢，但應該理解，可以在不背離所附權利要求限定的本發明的精神和範圍的情況下，進行各種改變、替換和更改。
[0053]而且，本申請的範圍並不僅限於本說明書中描述的工藝、機器、製造、材料組分、裝置、方法和步驟的特定實施例。作為本領域普通技術人員根據本發明應很容易理解，根據本發明可以利用現有的或今後開發的用於執行與本文所述相應實施例基本上相同的功能或者獲得基本上相同的結果的工藝、機器、製造、材料組分、裝置、方法或步驟。因此，所附權利要求預期在其範圍內包括這樣的工藝、機器、製造、材料組分、裝置、方法或步驟。
【權利要求】
1.一種器件，包括: 模板層，設置在襯底上； 緩衝層，設置在所述模板層上方； 溝道背面鈍化層，設置在所述緩衝層上方； 溝道層，設置在所述溝道背面鈍化層上方；以及 柵極絕緣層，設置在所述溝道層和所述溝道背面鈍化層上方並且與所述溝道層和所述溝道背面鈍化層相接觸，所述溝道背面鈍化層將所述緩衝層與所述柵極絕緣層分開。
2.根據權利要求1所述的器件，其中，所述緩衝層包含鋁。
3.根據權利要求2所述的器件，其中，所述溝道背面鈍化層包含磷化銦和銻化鎵中的一種。
4.根據權利要求3所述的器件，其中，所述溝道層包含II1-V族半導體化合物。
5.根據權利要求1所述的器件，還包括:設置在所述溝道背面鈍化層的相對側上的淺溝槽隔離結構(STI)，所述溝道層設置在所述STI的頂面之上，並且所述溝道背面鈍化層的頂面設置在所述STI的頂面之上，並且所述溝道背面鈍化層的底面設置在所述STI的頂面之下。
6.根據權利要求1所述的器件，其中，所述溝道背面鈍化層包括肩區，其中所述柵極絕緣層與所述肩區的側壁相接觸。
7.一種器件，包括: 鰭，具有溝道區； 溝道層，設置在所述溝道區中； 緩衝層，設置在所述溝道層下方； 溝道背面鈍化層，設置在所述溝道層和所述緩衝層之間；以及柵極絕緣層，設置在所述溝道層和所述溝道背面鈍化層的第一部分上方並且與所述溝道層和所述溝道背面鈍化層的所述第一部分相接觸。
8.根據權利要求7所述的器件，進一步包括:淺溝槽隔離結構(STI)，設置在所述溝道背面鈍化層的相對側上，所述溝道背面鈍化層的頂面設置在所述STI的頂面之上，所述溝道背面鈍化層的底面設置在所述STI的頂面之下。
9.根據權利要求7所述的器件，其中，所述溝道背面鈍化層包括肩區，其中，所述柵極絕緣層與所述肩區的側壁相接觸。
10.一種形成器件的方法，包括: 在襯底上方形成模板層； 在所述模板層上方形成緩衝層； 在所述緩衝層上方形成溝道背面鈍化層； 在所述溝道背面鈍化層上方形成溝道層，所述溝道層包括溝道區的至少一部分；以及 在所述溝道區上方形成柵極絕緣層。
【文檔編號】H01L29/78GK104037227SQ201310236959
【公開日】2014年9月10日 申請日期:2013年6月14日 優先權日:2013年3月8日
【發明者】戈本·多恩伯斯, 馬克範·達爾, 喬治斯·威廉提斯, 布蘭丁·迪裡耶, 克裡希納·庫馬爾·布瓦爾卡, 查理德·肯尼斯·奧克斯蘭德, 馬丁·克裡斯多夫·霍蘭德, 施奕強, 馬提亞斯·帕斯拉克 申請人:臺灣積體電路製造股份有限公司