用於動態隨機存取存儲器的輸出驅動器的製作方法
2023-09-23 11:10:00
專利名稱：用於動態隨機存取存儲器的輸出驅動器的製作方法
技術領域：
本發明涉及一種輸出驅動器；且更明確地說，涉及一種用於輸出穩定電平的輸出信號的輸出驅動器。
背景技術：
隨著包括在動態隨機存取存儲器(DRAM)中的輸出驅動器的驅動強度增加，所述DRAM與連接至所述DRAM的系統之間的數據傳輸速度變得更快。為了確保高速數據傳輸，要求輸出驅動器的轉換率(slew rate)大於預定最小值，而與過程、電壓和溫度的變化無關。若輸出驅動器的轉換率過大，則輸出驅動器的電流消耗突然增加。另外，當轉換率過大時，由DRAM和系統之間的不完美終端(imperfect termination)所引起的反射也增加。因此，輸出信號具有不穩定值。由於此原因，輸出驅動器的轉換率需要小於預定最大值。換言之，要求即使當諸如過程、電壓和溫度的環境條件變化時，輸出驅動器的轉換率維持於在最小值和最大值之間變動的值，以輸出穩定輸出信號。
圖1是傳統輸出驅動器的方框圖。
如圖所示，輸出驅動器包括預上拉驅動單元20，用於響應於預上拉驅動信號pre_UP而執行預上拉驅動操作；預下拉驅動單元30，用於響應於預下拉驅動信號pre_DNb而執行預下拉驅動操作；以及驅動單元10，用於響應於預上拉驅動單元20和預下拉驅動單元30的輸出而驅動輸出信號。
驅動單元10包括第一PMOS電晶體PM1、第一NMOS電晶體NM1，以及第一和第二電阻器R1和R2。連接於電源電壓VDDQ端子和第一電阻器R1之間的第一PMOS電晶體PM1在其柵極處接收預上拉驅動單元20的輸出。第一電阻器R1連接於第一PMOS電晶體PM1和輸出節點A之間。連接於接地電壓VSSQ端子和第二電阻器R2之間的第一NMOS電晶體NM1在其柵極處接收預下拉驅動單元30的輸出。第二電阻器R2連接於第一NMOS電晶體NM1和輸出節點A之間。
預上拉驅動單元20包括第二PMOS電晶體PM2、第二NMOS電晶體NM2和第三電阻器R3。連接於電源電壓VDDQ端子和輸出節點B之間的第二PMOS電晶體PM2在其柵極處接收預上拉驅動信號pre_UP。連接於第三電阻器R3和接地電壓VSSQ端子之間的第二NMOS電晶體NM2在其柵極處接收預上拉驅動信號pre_UP。第三電阻器R3連接於第二NMOS電晶體NM2和輸出端子B之間。
預下拉驅動單元30包括第三PMOS電晶體PM3、第三NMOS電晶體NM3和第四電阻器R4。連接於電源電壓VDDQ端子和第四電阻器R4之間的第三PMOS電晶體PM3在其柵極處接收預下拉驅動信號pre_DNb。連接於輸出節點C和接地電壓VSSQ端子之間的第三NMOS電晶體NM3在其柵極處接收預下拉驅動信號pre_DNb。第四電阻器R4配置在第三PMOS電晶體PM3和輸出端子C之間。
如上文所描述，圖1中所示的輸出驅動器包括在MOS電晶體PM1、NM1、NM2和PM3以及輸出節點A、B和C之間的無源元件(即電阻器R1至R4)，以減小輸出驅動器的轉換率的變化。眾所周知，諸如電阻器的無源元件比諸如MOS電晶體的有源元件較少受過程、電壓和溫度的變化的影響。因此，通過包括無源元件(例如，電阻器R1至R4)，輸出驅動器的轉換率的變化可稍微減小。在此情況下，因為電阻器R1至R4，所以輸出驅動器的轉換率減小。轉換率的減小可通過增大NMOS電晶體的尺寸來補償。
雖然可能通過在MOS電晶體和輸出節點之間配置無源元件來減小輸出驅動器的轉換率的變化，但輸出驅動器的轉換率仍隨過程、電壓和溫度而變化。
發明內容
因此，本發明的目的是提供一種輸出穩定電平的輸出信號的輸出驅動器。
根據本發明的一個方面，提供一種輸出驅動器，包括預上拉驅動單元，被配置成響應於預上拉驅動信號而執行預上拉驅動操作；預下拉驅動單元，被配置成響應於預下拉驅動器信號而執行預下拉驅動操作；驅動單元，被配置成響應於所述預上拉驅動單元和所述預下拉驅動單元的輸出而執行驅動操作；和轉換率補償單元，被配置成感測所述驅動單元的轉換率的變化，以由此控制預上拉驅動單元和預下拉驅動單元。預上拉驅動單元和預下拉驅動單元的驅動強度是可調節的。
根據本發明的另一方面，提供一種輸出驅動器，包括轉換率補償單元，被配置成感測輸出驅動器的轉換率的變化，以由此產生多個轉換率補償信號；預上拉驅動單元，被配置成響應於所述多個轉換率補償信號而執行預上拉操作；預下拉驅動單元，被配置成響應於多個轉換率補償信號而執行預下拉操作；和驅動單元，被配置成響應於所述預上拉驅動單元和所述預下拉驅動單元的輸出而驅動輸出信號。
從下列結合附圖所進行的對優選實施例的說明，本發明的上述和其他目的和特徵將變得明顯，其中圖1是傳統輸出驅動器的方框圖；圖2是根據本發明的一個實施例的輸出驅動器的方框圖；圖3是圖2中所示的轉換率補償單元的示意電路圖；圖4是根據本發明的一個實施例的信號產生單元的示意電路圖；和圖5是圖2中所示的上拉驅動單元的示意電路圖。
具體實施例方式
下文中，將參照附圖詳細描述根據本發明的用於半導體存儲器件中的輸出驅動器。
圖2是根據本發明的一個實施例的輸出驅動器的方框圖。
如圖所示，輸出驅動器包括驅動單元100、預上拉驅動單元200、預下拉驅動單元300和轉換率補償單元400。轉換率補償單元400感測環境條件(例如，過程、電壓和溫度)，且產生轉換率補償信號EN[1:3]和ENb[1:3]。在轉換率補償信號EN[1:3]和ENb[1:3]的控制下，預上拉驅動單元200響應於預上拉驅動信號pre_UP而執行預上拉驅動操作。在轉換率補償信號EN[1:3]和ENb[1:3]的控制下，預下拉驅動單元300響應於預下拉驅動信號pre_DNb而執行預下拉驅動操作。驅動單元100響應於分別自預上拉驅動單元200和預下拉驅動單元300輸出的上拉驅動信號UPb和下拉驅動信號DN，而驅動輸出信號。如上所述，通過根據環境條件的轉換率補償信號EN[1:3]和ENb[1:3]來控制預上拉驅動單元200和預下拉驅動單元300的驅動強度。
驅動單元100包括第四PMOS電晶體PM4、第四NMOS電晶體NM4，以及第五和第六電阻器R5和R6。連接於電源電壓VDDQ端子和第五電阻器R5之間的第四PMOS電晶體PM4在其柵極處接收上拉驅動信號UPb。第五電阻器R5連接於第四PMOS電晶體PM4和輸出節點D之間。連接於接地電壓VSSQ端子和第六電阻器R6之間的第四NMOS電晶體NM4在其柵極處接收下拉驅動信號DN。第六電阻器R6連接於第四NMOS電晶體NM4和輸出節點D之間。
圖3是描述圖2中所示的轉換率補償單元400的示意電路圖。
如圖所示，轉換率補償單元400包括轉換率感測單元420、數位化單元440和信號產生單元460。轉換率感測單元420包括配置相同於預上拉驅動單元200和預下拉驅動單元300的配置的M0S電晶體配置，且感測所述MOS電晶體的轉換率根據過程、電壓和溫度的變化的變化。數位化單元440劃分轉換率感測單元420的輸出。接收數位化單元440的輸出的信號產生單元460輸出轉換率補償信號EN[1:3]和ENb[1:3]。
利用串聯連接於內部電壓VINT端子和接地電壓VSSQ端子之間的多個電晶體來實現轉換率感測單元420。所述多個電晶體之一是MOS電晶體，其相同於配置於預上拉驅動單元200和預下拉驅動單元300中的電晶體。圖3中所示的轉換率感測單元420包括串聯連接的第七電阻器R7、第五NMOS電晶體NM5和第六NMOS電晶體NM6。第七電阻器R7連接於內部電壓VINT端子和輸出節點之間。在其柵極處接收外部電源電壓VDD的第五NMOS電晶體NM5連接於輸出節點和第六NMOS電晶體NM6之間。在其柵極處接收感測信號SEN的第六NMOS電晶體NM6連接於第五NMOS電晶體NM5和接地電壓VSSQ端子之間。第五NMOS電晶體NM5相同於包括於配置於預上拉驅動單元200和預下拉驅動單元300中的NMOS電晶體。
提供至轉換率感測單元420的內部電壓VINT維持預定穩定電平。因此，轉換率感測單元420能可靠地感測外部電源電壓VDD的電平而不受環境條件(例如，過程、電壓和溫度)的影響。感測信號SEN僅當達到適當門限電平時啟用轉換率感測單元420，以節省轉換率感測單元420的電流消耗。
數位化單元440包括參考電壓產生器442和比較單元444。參考電壓產生器442輸出多個參考電壓。比較單元444將參考電壓的每一個與轉換率感測單元420的輸出比較。參考電壓產生器442包括多個電阻器R8、R9和R10，其串聯連接於內部電壓VINT端子和接地電壓VSSQ端子之間。比較單元444包括多個差動放大器DAM1和DAM2。每一差動放大器接收參考電壓之一和轉換率感測單元420的輸出。
信號產生單元460響應於數位化單元440的多個輸出信號而輸出轉換率補償信號EN[1:3]和ENb[1:3]。信號產生單元460可用通用邏輯區塊和鎖存器來實現。
轉換率補償單元400可經由第五NMOS電晶體NM5來感測預上拉驅動單元200和預下拉驅動單元300的轉換率的變化。當外部電源電壓VDD的電平較低且MOS電晶體的驅動強度較小時，已啟用的轉換率補償信號EN[1:3]和ENb[1:3]的數目增大。反之，當外部電源電壓VDD的電平較高且MOS電晶體的驅動強度較大時，已啟用的轉換率補償信號EN[1:3]和ENb[1:3]的數目減小。另外，數位化單元440中的電阻器和比較器的數目可根據所要的轉換率補償單元400的敏感性而變化。
圖4是根據本發明的一個實施例的描述信號產生單元的示意電路圖。
信號產生單元460包括邏輯單元462、鎖存器單元464，以及多個傳輸門TG1、TG2和TG3。邏輯單元462邏輯地將數位化單元440的輸出COMP_OUT1和COMP_OUT2與外部電源電壓VDD組合併輸出多個邏輯信號。鎖存器單元464鎖存邏輯信號並輸出轉換率補償信號EN[1:3]和ENb[1:3]。多個傳輸門TG1、TG2和TG3的每一個響應於轉換率控制信號對SR_LAT和SR_LATB而傳輸對應的邏輯信號。
信號產生單元460接收兩個輸出COMP_OUT1和COMP_OUT2並輸出三對轉換率補償信號EN[1:3]和ENb[1:3]。邏輯單元462包括三個與非(NAND)門ND1、ND2和ND3。第一與非門ND1通常經由兩個輸入端子接收外部電源電壓VDD並邏輯地將其組合，即，外部電源電壓VDD經由第一與非門ND1的兩個輸入端子而輸入。第二與非門ND2邏輯地將外部電源電壓VDD與數位化單元440的第二輸出COMP_OUT2組合。第三與非門ND3邏輯地將外部電源電壓VDD與數位化單元440的第一輸出COMP_OUT1組合。鎖存器單元464包括多個鎖存器，其每一個鎖存對應的邏輯信號。響應於邏輯高電平的轉換率控制信號SR_LAT而刷新鎖存器單元464中所鎖存的值。
表1示出圖4中所示的信號產生單元的操作。
表1
根據包括於轉換率感測單元420和數位化單元440中的NMOS電晶體的尺寸和電阻器的電阻而將外部電源電壓VDD分類為三種電平，即，″低″、″中″和″高″。若外部電源電壓VDD具有″低″電平，則數位化單元440的第一和第二輸出COMP-OUT1和COMP_OUT2都具有邏輯高電平。若外部電源電壓VDD具有″中″電平，則第一輸出COMP_OUT1具有邏輯低電平，而第二輸出COMP_OUT2具有邏輯高電平。若外部電源電壓VDD具有″高″電平，則第一和第二輸出COMP-OUT1和COMP_OUT2都具有邏輯低電平。
當外部電源電壓VDD具有″低″電平時，第一至第三轉換率補償信號EN[1:3]以邏輯高電平啟動。當外部電源電壓VDD具有″中″電平時，第一和第二轉換率補償信號EN[1:2]以邏輯高電平啟動。當外部電源電壓VDD具有″高″電平時，僅第一轉換率補償信號EN[1]以邏輯高電平啟動。
圖5是描述圖2中所示的上拉驅動單元200的示意電路圖。
上拉驅動單元200包括主上拉驅動單元220和輔助上拉驅動單元240。主上拉驅動單元220包括主上拉驅動反相器和主驅動電壓提供器。主上拉驅動反相器具備第七NMOS電晶體NM7和第八PMOS電晶體PM8。主驅動電壓提供器具備第五PMOS電晶體PM5和第十NMOS電晶體NM10。第七NMOS電晶體NM7和第八PMOS電晶體PM8在其柵極處接收預上拉驅動信號pre_UP。第七NMOS電晶體NM7具有與包括於轉換率感測單元420中的第五NMOS電晶體NM5相同的特性。第五PMOS電晶體PM5和第十NMOS電晶體NM10分別在其柵極處接收第一經反相的轉換率補償信號ENb[1]和第一轉換率補償信號EN[1]。第五PMOS電晶體PM5連接於電源電壓VDDQ端子和第八PMOS電晶體PM8之間。第十NMOS電晶體NM10連接於第七NMOS電晶體NM7和接地電壓VSSQ端子之間。
輔助上拉驅動單元240包括輔助上拉驅動反相器和輔助驅動電壓提供器。輔助上拉驅動反相器包括兩個PMOS電晶體PM9和PM10以及兩個NMOS電晶體NM8和NM9，其分別在其柵極處接收預上拉驅動信號pre_UP。輔助驅動電壓提供器包括兩個PMOS電晶體PM6和PM7以及兩個NMOS電晶體NM11和NM12。第六PMOS電晶體PM6和第十一NMOS電晶體NM11分別在其柵極處接收第二經反相的轉換率補償信號ENb[2]和第二轉換率補償信號EN[2]。第六PMOS電晶體PM6連接於電源電壓VDDQ端子和第九NMOS電晶體NM9之間。第十一NMOS電晶體NM11連接於第八NMOS電晶體NM8和接地電壓VSSQ端子之間。第七PMOS電晶體PM7和第十二NMOS電晶體NM12分別在其柵極處接收第三經反相的轉換率補償信號ENb[3]和第三轉換率補償信號EN[3]。第七PMOS電晶體PM7連接於電源電壓VDDQ端子和第十PMOS電晶體PM10之間。第十二NMOS電晶體NM12連接於第九NMOS電晶體NM9和接地電壓VSSQ端子之間。預上拉驅動單元200將預上拉驅動信號pre_UP反相以輸出上拉驅動信號UPb。開啟的反相器的數目通過自轉換率補償單元400輸出的轉換率補償信號EN[1:3]和ENb[1:3]來確定。
除預下拉驅動單元300接收預下拉驅動信號pre_DNb以輸出下拉驅動信號DN以外，預下拉驅動單元300具有與預上拉驅動單元200的電路類似的電路。因此，為了避免冗餘，將不再對其進行詳細描述。
當外部電源電壓VDD的電平較低且MOS電晶體的驅動強度較小時(意即，當轉換率較小時)，自轉換率補償單元400輸出的已啟用的轉換率補償信號EN[1:3]和ENb[1:3]的數目增大。因此，包括於預上拉驅動單元200和預下拉驅動單元300中的開啟的反相器的數目增大。因此，輸出驅動器的輸出信號的轉換率增大。當外部電源電壓VDD的電平較高且MOS電晶體的驅動強度較大時(即當轉換率較大時)，自轉換率補償單元400輸出的已啟用的轉換率補償信號EN[1:3]和ENb[1:3]的數目減小。因此，開啟的反相器的數目減小。因此，輸出驅動器的輸出信號的轉換率減小。以此方式，輸出信號的轉換率經穩定調節以具有在預定範圍中的值。
在圖3中所示的實施例中，轉換率補償單元400在轉換率感測單元420中包括NMOS電晶體NM5。然而，在另一實施例中，轉換率感測單元420可包括PMOS電晶體，其與包括於預上拉驅動單元200和預下拉驅動單元300中的PMOS電晶體相同。
根據本發明的輸出驅動器根據環境條件(例如，過程、電壓和溫度)的變化而適當地調節預上拉驅動單元和預下拉驅動單元的驅動強度。因此，輸出信號的轉換率的變化保持於預定範圍內。因此，本發明改善了輸出驅動器的可靠性和信號完整性。
本申請包含與在2005年9月29日和在2005年12月15日在韓國專利局申請的韓國專利申請第2005-091552號和第2005-123978號有關的主題，這些專利申請的全部內容以引用方式併入本文中。
雖然關於特定實施例描述了本發明，但本領域技術人員將容易理解，在不脫離如所附權利要求限定的本發明的精神和範圍的情況下，可作出各種變化和修改。
權利要求
1.一種輸出驅動器，包括預上拉驅動單元，被配置成執行預上拉驅動操作；預下拉驅動單元，被配置成執行預下拉驅動操作；驅動單元，被配置成響應於所述預上拉驅動單元和所述預下拉驅動單元的輸出而執行驅動操作；和補償單元，被配置成感測所述預上拉驅動單元和所述預下拉驅動單元的驅動強度的變化，以控制所述預上拉驅動單元和所述預下拉驅動單元的所述驅動操作。
2.如權利要求1所述的輸出驅動器，其中所述預上拉驅動單元和所述預下拉驅動單元的驅動強度響應於自所述補償單元輸出的轉換率補償信號而穩定化。
3.如權利要求2所述的輸出驅動器，其中所述預上拉驅動單元包括主預上拉驅動單元，被配置成執行主驅動操作；和輔助預上拉驅動單元，被配置成調節所述預上拉驅動單元的驅動強度。
4.如權利要求3所述的輸出驅動器，其中所述預下拉驅動單元包括主預下拉驅動單元，被配置成執行所述主驅動操作；和輔助預下拉驅動單元，被配置成調節所述預下拉驅動單元的驅動強度。
5.如權利要求4所述的輸出驅動器，其中所述補償單元包括轉換率感測單元，被配置成感測根據環境條件的所述驅動單元的所述轉換率的變化；數位化單元，被配置成數位化所述轉換率感測單元的輸出；和信號產生單元，被配置成根據所述數位化單元的輸出而產生多個轉換率補償信號，其中所述轉換率感測單元包括MOS電晶體；以及所述預上拉驅動單元和所述預下拉驅動單元的每一個都包括MOS電晶體。
6.如權利要求5所述的輸出驅動器，其中所述轉換率感測單元、所述預上拉驅動單元和預下拉驅動單元的MOS電晶體的構造相同。
7.如權利要求6所述的輸出驅動器，其中所述轉換率感測單元包括串聯連接於第一內部電源電壓端子和接地電壓端子之間的多個電阻器，並通過多個連接節點之一輸出輸出信號，其中所述多個電阻器之一是所述MOS電晶體，其柵極耦接至外部電源電壓。
8.如權利要求7所述的輸出驅動器，其中所述轉換率感測單元包括第一無源元件電阻器，其連接於所述第一內部電源電壓端子和第一輸出節點之間；第一NMOS電晶體，其連接至所述第一輸出節點，所述第一NMOS電晶體的柵極具有耦接至外部電源電壓的柵極；和第二NMOS電晶體，其連接於所述第一NMOS電晶體和所述接地電壓端子之間，所述第二NMOS電晶體的柵極耦接至感測信號，其中所述感測信號僅當達到適當門限電平時啟用所述轉換率感測單元，由此最小化所述轉換率感測單元的電流消耗。
9.如權利要求7所述的輸出驅動器，其中所述第一NMOS電晶體的配置相同於所述主預上拉驅動單元和所述主預下拉驅動單元的電晶體的配置。
10.如權利要求7所述的輸出驅動器，其中所述轉換率感測單元的電晶體是PMOS電晶體。
11.如權利要求9所述的輸出驅動器，其中所述數位化單元包括參考電壓提供器，被配置成提供多個參考電壓；和比較單元，被配置成比較所述多個參考電壓的每一個與所述轉換率感測單元的輸出。
12.如權利要求11所述的輸出驅動器，其中所述參考電壓提供器包括串聯連接於所述第一內部電源電壓端子和所述接地電壓端子之間的多個電阻器，且所述多個電阻器之間的連接節點處的電壓提供所述多個參考電壓。
13.如權利要求12所述的輸出驅動器，其中所述比較單元包括多個差動放大器，其被耦接以接收所述多個參考電壓之一和所述轉換率感測單元的輸出。
14.如權利要求13所述的輸出驅動器，其中所述驅動單元包括第一PMOS電晶體，其連接至第二內部電源電壓端子，在其柵極處接收所述預上拉驅動單元的輸出；第二無源元件電阻器，其連接於所述第一PMOS電晶體和第二輸出節點之間；第三NMOS電晶體，其連接至所述接地電壓端子，在其柵極處接收所述預下拉驅動單元的輸出；和第三無源元件電阻器，其連接於所述第三NMOS電晶體和所述第二輸出節點之間。
15.如權利要求6所述的輸出驅動器，其中所述驅動單元包括PMOS電晶體，其連接至電源電壓端子並接收所述預上拉驅動單元的輸出；第一無源元件電阻器，其連接於所述PMOS電晶體和輸出節點之間；NMOS電晶體，其連接至接地電壓端子並接收所述預下拉驅動單元的輸出；和第二無源元件電阻器，其連接於所述NMOS電晶體和所述輸出節點之間。
16.如權利要求15所述的輸出驅動器，其中所述主預上拉驅動單元包括主反相器單元，被配置成將第一驅動信號反相，由此輸出上拉驅動信號；和主驅動電壓提供器，被配置成響應於所述多個轉換率補償信號，而選擇性地將驅動電壓提供至所述反相器單元。
17.如權利要求16所述的輸出驅動器，其中所述主反相器單元包括PMOS電晶體，其在其柵極處接收所述第一驅動信號；和NMOS電晶體，其在其柵極處接收所述第一驅動信號。
18.如權利要求17所述的輸出驅動器，其中所述主驅動電壓提供器包括PMOS電晶體，其在其柵極處接收對應的經反相的轉換率補償信號；和NMOS電晶體，其在其柵極處接收對應的轉換率補償信號。
19.如權利要求18所述的輸出驅動器，其中所述輔助預上拉驅動單元包括輔助反相器單元，被配置成將第一驅動信號反相，由此輸出上拉驅動信號；和輔助驅動電壓提供器，被配置成響應於所述多個轉換率補償信號，而選擇性地將驅動電壓提供至所述反相器單元。
20.如權利要求19所述的輸出驅動器，其中所述輔助反相器單元包括多個PMOS電晶體，其彼此並聯連接於所述驅動電壓提供器和輸出節點之間，每一PMOS電晶體在其柵極處接收所述第一驅動信號；和多個NMOS電晶體，其彼此並聯連接於所述輸出節點和所述驅動電壓提供器之間，每一NMOS電晶體接收所述第一驅動信號。
21.如權利要求20所述的輸出驅動器，其中所述輔助驅動電壓提供器包括多個PMOS電晶體，其連接於所述電源電壓端子和包括於所述反相器單元中的所述多個PMOS電晶體之間，每一PMOS電晶體在其柵極處接收對應的經反相的轉換率補償信號；和多個NMOS電晶體，其連接於包括於所述反相器單元中的所述多個NMOS電晶體之間，每一NMOS電晶體在其柵極處接收對應的轉換率補償信號。
22.一種輸出驅動器，包括補償單元，被配置成感測所述輸出驅動器的轉換率的變化，由此產生多個轉換率補償信號；預上拉驅動單元，被配置成響應於所述多個轉換率補償信號而執行預上拉操作；預下拉驅動單元，被配置成響應於所述多個轉換率補償信號而執行預下拉操作；和驅動單元，被配置成響應於所述預上拉驅動單元和所述預下拉驅動單元的輸出而驅動輸出信號。
23.如權利要求22所述的輸出驅動器，其中所述補償單元包括轉換率感測單元，被配置成感測所述輸出驅動器的所述轉換率根據諸如過程、電壓和溫度的環境條件的變化；數位化單元，被配置成數位化所述轉換率感測單元的輸出；和信號產生單元，被配置成根據所述數位化信號的輸出而產生多個轉換率補償信號，其中所述轉換率感測單元、所述預上拉驅動單元和所述預下拉驅動單元的每一個包括類似配置的MOS電晶體。
24.如權利要求23所述的輸出驅動器，其中所述預上拉驅動單元包括反相器單元，被配置成將第一驅動信號反相，由此輸出為上拉驅動信號；和驅動電壓提供器，被配置成響應於所述多個轉換率補償信號，而選擇性地將驅動電壓提供至所述反相器單元。
25.如權利要求24所述的輸出驅動器，其中所述反相器單元包括多個PMOS電晶體，其彼此並聯連接於所述驅動電壓提供器和輸出節點之間，每一PMOS電晶體在其柵極處接收所述第一驅動信號；和多個NMOS電晶體，其彼此並聯連接於所述輸出節點和所述驅動電壓提供器之間，每一NMOS電晶體接收所述第一驅動信號。
26.如權利要求25所述的輸出驅動器，其中所述驅動電壓提供器包括多個PMOS電晶體，其連接於第一內部電源電壓端子和包括於所述反相器單元中的所述多個PMOS電晶體之間，每一PMOS電晶體在其柵極處接收對應的轉換率補償信號；和多個NMOS電晶體，其連接於包括於所述反相器單元中的所述多個NMOS電晶體和接地電壓端子之間，每一NMOS電晶體在其柵極處接收對應的轉換率補償信號。
27.如權利要求26所述的輸出驅動器，其中所述轉換率感測單元是利用串聯連接於第二內部電源電壓端子和接地電壓端子之間的多個電阻器來實現的，並經由所述多個連接節點之一輸出輸出信號，其中所述多個電阻器之一是所述MOS電晶體，其在其柵極處接收外部電源電壓。
28.如權利要求27所述的輸出驅動器，其中所述轉換率感測單元包括第一無源元件電阻器，其連接於所述第二內部電源電壓端子和第一輸出節點之間；第一NMOS電晶體，其連接至所述第一輸出節點，經由其柵極接收外部電源電壓；和第二NMOS電晶體，其連接於所述第一NMOS電晶體和所述接地電壓端子之間，接收感測信號，其中所述感測信號僅當所述感測信號達到適當門限值時啟用所述轉換率感測單元，以節省所述轉換率感測單元的電流消耗。
29.如權利要求28所述的輸出驅動器，其中所述第一NMOS電晶體相同於包括於所述預上拉驅動單元和所述預下拉驅動單元中的電晶體。
30.如權利要求27所述的輸出驅動器，其中所述轉換率感測單元、所述預上拉驅動單元和所述預下拉驅動單元的每一個包括PMOS電晶體。
31.如權利要求30所述的輸出驅動器，其中所述數位化單元包括參考電壓提供器，被配置成提供多個參考電壓；和比較單元，被配置成比較所述多個參考電壓的每一個與所述轉換率感測單元的輸出。
32.如權利要求31所述的輸出驅動器，其中所述參考電壓提供器包括串聯連接於所述第二內部電源電壓端子和所述接地電壓端子之間的多個電阻器，且所述多個電阻器之間的連接節點處的電壓提供所述多個參考電壓。
33.如權利要求32所述的輸出驅動器，其中所述比較單元包括多個差動放大器，其接收參考電壓之一和所述轉換率感測單元的輸出。
34.如權利要求33所述的輸出驅動器，其中所述驅動單元包括第一PMOS電晶體，其連接至第二內部電源電壓端子，在其柵極處接收所述預上拉驅動單元的輸出；第二無源元件電阻器，其連接於所述第一PMOS電晶體和第二輸出節點之間；第三NMOS電晶體，其連接至所述接地電壓端子，在其柵極處接收所述預下拉驅動單元的輸出；和第三無源元件電阻器，其連接於所述第三NMOS電晶體和所述第二輸出節點之間。
35.如權利要求34所述的輸出驅動器，其中所述驅動單元包括PMOS電晶體，其連接至電源電壓端子，接收所述預上拉驅動單元的輸出；第一無源元件電阻器，其連接於所述PMOS電晶體和輸出節點之間；NMOS電晶體，其連接至接地電壓端子，接收所述預下拉驅動單元的輸出；和第二無源元件電阻器，其連接於所述NMOS電晶體和所述輸出節點之間。
全文摘要
一種輸出驅動器，包括預上拉驅動單元，被配置成執行預上拉驅動操作；預下拉驅動單元，被配置成執行預下拉驅動操作；驅動單元，被配置成響應於所述預上拉驅動單元和所述預下拉驅動單元的輸出而執行驅動操作；和補償單元，被配置成感測所述預上拉驅動單元和所述預下拉驅動單元的驅動強度的變化，來控制所述預上拉驅動單元和所述預下拉驅動單元的驅動力。
文檔編號G11C11/4096GK1941199SQ20061015930
公開日2007年4月4日 申請日期2006年9月27日 優先權日2005年9月29日
發明者盧光明 申請人:海力士半導體有限公司