邏輯輸入緩衝器電路及方法
2023-10-17 10:34:59 1
專利名稱：邏輯輸入緩衝器電路及方法
技術領域：
本發明是有關於一種數字邏輯電路，且特別是有邏輯輸入緩衝器及其相關電路。
數字邏輯電路可用於各種電子應用，如微處理器、控制器、數位訊號處理器、內存裝置等等。數字邏輯路可分為三種類型(1)電晶體-電晶體邏輯(TTL)，(2)發射極-耦合邏輯(ECL)，(3)互補式金屬氧化物半導體(CMOS)。由於低消耗功率、大密度設計、噪聲免疫，CMOS邏輯電路較其它邏輯電路更具有優勢。
以數字邏輯電路而言，各輸入信號通常供應至邏輯電路的輸入邏輯緩衝器。
圖1A即是CMOS反向輸入緩衝器100的簡化示意圖。輸入緩衝器100具有兩個串聯的輸入電晶體，P溝道電晶體112及N溝道電晶體114。輸入電晶體112、114為MOS加強模式裝置。P溝道電晶體112的源極耦合電源(VDD)，N溝道電晶體114的源極耦合電源VSS。兩電晶體的閘極彼此耦合以作為緩衝器100的輸入。兩電晶體的漏極則彼此耦合以作為緩衝器100的輸出。
設計輸入緩衝器100時的考慮包括(1)DC規格，(2)噪聲邊界(Margin)，(3)雜設免疫(Immunity)，(4)截面電流，(5)電路尺寸，(6)切換速度等等。數字邏輯電路的特徵部分取決於DC規格。DC規格包括(1)邏輯高的輸入電壓臨界VIH，(2)邏輯低的輸入電壓臨界VIL，(3)邏輯高的輸出電壓VOH，(4)邏輯低的輸出電壓VOL。通常，高於電壓VIH的輸入信號會被視為邏輯高的輸入，而低於電壓VIL的輸入信號會被視為邏輯低的輸入。VIH及VIL為該邏輯電路改變狀態的輸入″工作″(Trip)點。高於VOH的輸出信號會被視為邏輯高的輸出，而低於VOL的輸出信號則會被視為邏輯低的輸出。
通常，設計者可改變電晶體的β值以調整電路特性，並影響上述條件。舉例來說，電路設計者可選擇電晶體的β值(如P溝道電晶體112及N溝道電晶體114的β值)及電晶體β值的比例以得到想要的電路特性。β值則可控制電晶體尺寸以得到。因為控制的等級受限於上述條件，因此通常只能產生次佳的電路設計。
本發明的目的是提供一種邏輯輸入緩衝器電路及方法，這種輸入緩衝器具有一組輸入電晶體，其具有動態調整的β值，因此可對電晶體操作特性進行必要的控制。另外，β值的調整則可利用額外輸入電晶體的致能及失能以改變輸入電晶體的尺寸。
本發明的目的可以通過以下措施來達到一種邏輯輸入緩衝器，包括一P溝道輸入電晶體；一N溝道輸入電晶體，串聯該P溝道輸入電晶體；一額外輸入電晶體，並聯該P溝道輸入電晶體或該N溝道輸入電晶體；一控制電晶體，串聯該額外輸入電晶體；以及其中，該額外輸入電晶體在一輸入信號的上升或下降轉換前致能。
一種邏輯輸入緩衝器，包括一P溝道輸入電晶體；一N溝道輸入電晶體，串聯該P溝道輸入電晶體；一額外P溝道輸入電晶體，並聯該P溝道輸入電晶體；一額外N溝道輸入電晶體，並聯該N溝道輸入電晶體；一第一控制電晶體，串聯該額外P溝道輸入電晶體；一第二控制電晶體，串聯該額外N溝道輸入電晶體；以及其中，這些額外電晶體分別選擇性在一輸入信號的上升或下降轉換前致能。
一種邏輯輸入緩衝器，包括一第一輸入電晶體；一第二輸入電晶體，串聯該第一輸入電晶體；一第三輸入電晶體，並聯該第一輸入電晶體或該第二輸入電晶體；以及其中，該第三輸入電晶體在一輸入信號的上升或下降轉換前致能。
一種獨立控制邏輯輸入緩衝器的輸入工作點的方法，包括
以該輸入緩衝器接收一輸入信號；接收一控制信號；根據該控制信號以調整該輸入緩衝器內一選定輸入電晶體的β值。
本發明相比現有技術具有如下優點在一個實施例中，輸入緩衝器具有一對串聯的MOS輸入電晶體，P溝道電晶體及N溝道電晶體。額外P溝道輸入電晶體則串聯一控制電晶體，其組合併聯該P溝道輸入電晶體。額外輸入電晶體在輸入信號的上升或下降轉換期間，乃是根據預定的操作特性而由控制電晶體選擇性地致能。額外輸入電晶體則提供後述優點。
在另一個實施例中，輸入緩衝器具有一對MOS輸入電晶體，如前一實施例。額外N溝道輸入電晶體則串聯一控制電晶體，其組合併聯該N溝道輸入緩衝器。額外輸入電晶體則選擇性地致能以提供後述優點。
在又一實施例中，輸入緩衝器具有一對MOS輸入電晶體，如第一實施例。兩個額外輸入電晶體，一個P溝道電晶體及一個N溝道電晶體，則提供。各額外輸入電晶體串聯一控制電晶體，其組合併聯於同型溝道的輸入電晶體。額外輸入電晶體則選擇性地致能以提供後述優點。
在更一實施例中，設計者可應用上述觀念，並提供″致能″電晶體以激活或停止該輸入緩衝器。
一控制電路是用以產生控制信號，其致能或失能該額外輸入電晶體。這個控制電路可設計以接受輸入至控制電路耦合的輸入緩衝器的輸入信號Vin，或，接受輸出自控制電路耦合的輸入緩衝器的輸出信號Vout。
該新穎的邏輯輸入緩衝器，其具有下列優點(1)獨立DC輸入工作點(如VIL及VIH)，(2)在信號轉換時較小的截面電流，(3)較快的切換速度，(4)較短的傳遞延遲，(5)較佳的噪聲表現。
為讓本發明的上述和其它目的、特徵、和優點能更明顯易懂，下文特舉一較佳實施例，並配合附圖，作詳細說明如下圖1A是現有CMOS反向輸入緩衝器的簡化示意圖1B是輸入緩衝器的DC規格及噪聲邊界的示意圖；圖2A是輸入緩衝器的一實施例的簡化示意圖；圖2B是輸入緩衝器的DC規格及噪聲邊界的示意圖；圖3是輸入緩衝器的另一實施例的簡化示意圖；圖4是輸入緩衝器的又一實施例的簡化示意圖；圖5是輸入緩衝器的更一實施例的簡化示意圖；圖6A-6B是控制電路的兩實施例的簡化示意圖；以及圖6C是控制電路的操作時序圖。
實施例請參考圖2A，此為CMOS反向輸入緩衝器的一實施例的簡化示意圖。輸入緩衝器200具有一對串聯的輸入電晶體212、214，分別連接電源電壓VDD、VSS。這種結構類似於圖1A(雖然電晶體可以是不同尺寸)。不過，本實施例提供一額外P溝道輸入電晶體216，其閘極(G)及漏極(D)耦合P溝道電晶體212的閘極及源極。電晶體216的源極則耦合P溝道控制電晶體218的漏極，且控制電晶體218的源極和電源電壓VDD。
電晶體214執行圖1A電晶體114的功能，電晶體212、216則執行電晶體112的功能。不過，電晶體216會選擇性地經過控制電晶體218的一控制信號Vctrl致能，藉以提供預定的電路特性。控制信號Vctrl的產生說明如下。
通常，電晶體的β值會決定其操作特性。β值有關於電晶體尺寸，當電晶體尺寸愈大，則β值愈大。根據本發明，輸入電晶體的β值是動態調整以達到預定的操作特性。
電晶體216在致能時與電晶體212平行操作，用以提供較大的組合P溝道電晶體尺寸，故β值較大且工作點VIH、VIL較低。當電晶體216失能時，只有電晶體212動作，故P溝道電晶體尺寸較小且工作點VIH、VIL較低。利用適當地調整P溝道電晶體212、216的尺寸，工作點VIH、VIL可以獨立設定以提供許多好處。
當電晶體216失能時，P溝道電晶體212及N溝道電晶體214可提供工作點VIH1、VIL1。當電晶體216致能時，P溝道電晶體212及N溝道電晶體214則提供工作點VIH2、VIL2。通常，VIH2會大於VIH1，且VIL2會大於VIL1。
在本發明的一個例子中，工作點VIL設定高於現有CMOS輸入緩衝器(如輸入緩衝器100)，當給定VIH時。預定的VIH，或使用上述術語的VIH1，首先選擇P溝道電晶體212及N溝道電晶體214(忽略電晶體216)的適當尺寸以設定。預定的VIL，或使用上述術語的VIL2，則利用選擇P溝道電晶體216的適當尺寸，即P溝道電晶體212、216的整體尺寸以設定。
操作上，較高的VIL可在輸入由邏輯高至低(下降)轉換(VIHL)前致能電晶體216以達到，及在輸入由邏輯低至高(上升)轉換(VILH)前失能電晶體216以達到。這個例子示於圖2B。在下降轉換前，控制電晶體218會將控制信號Vctrl拉低以開啟。電晶體216此時致能且與電晶體212平行操作，藉以提供較大的電晶體尺寸、並在下降轉換期間得到預定(較高的)的工作點VIL2。類似地，在上升轉換前，控制電晶體218會將控制信號Vctrl拉高以關閉。電晶體216此時失能且電晶體212提供較小的P溝道電晶體尺寸，藉以在上升轉換期間得到預定(較低的)的工作點VIH1。額外輸入電晶體216則在輸入轉換前致能或失能。
在圖2A中，P溝道電晶體216的源極耦合控制電晶體218。這種技術會較將控制電晶體218插入電晶體216漏極及緩衝器輸出Vout間有利。為改善高頻AC表現，″靜態″電晶體最好耦合電源電壓。控制電晶體218在輸入電晶體216切換前切換且設置(即″靜態″)。
在輸入緩衝器100的一個設計中(圖1)，P溝道電晶體112的尺寸為12/2且N溝道電晶體114的尺寸為70/2。分子數字表示溝道寬度，字母數字表示溝道長度(單位μm)。具有相同輸入工作點的輸入緩衝器200(圖2)，其P溝道電晶體212的尺寸為6/2，N溝道電晶體214的尺寸為35/2，P溝道電晶體216的尺寸則是6/2。維持大約相等的電晶體尺寸比例(12/70 v.s.6/35)，上升轉換VILH的工作點VIH大約相等。不過，下降轉換VIHL的工作點VIL則因電晶體尺寸比例由12/70增加至12/35而增加。
可動態調整輸入電晶體的β值的能力有許多好處。
第一，VIH、VIL可設定以改善DC輸入規格的製造產量。請參考圖1B，現有輸入緩衝器100的工作點VIH、VIL通常聚在一起以較定最佳表現(產量)的VIH，其通常導致次佳的VIL。因此在VIH及VIL之間便有所取捨。本發明提供的可獨立設定工作點VIH、VIL可使VIH、VIL均設定在最佳電壓。更者，現有輸入緩衝器100的VIL通常不能高於VIH。這個限制亦為本發明所克服，亦即，VIL可以獨立設定且高於或等於VIH。
DC規格圖標於圖1B，其中，輸入信號Vin以實線表示，輸出信號Vout以虛線表示。當輸入信號Vin在上升轉換期間越過VIH時，輸出信號Vout會改變狀態至邏輯低。類似地，當輸入信號Vin在下降轉換期間越過VIL時，輸出信號Vout會改變狀態至邏輯高。
輸入緩衝器的DC輸入規格(如工作點VIH及VIL)獨立於輸入電晶體的設計。電晶體設計亦必須考慮其它條件，如上升及下降時間、切換電流、操作速度等等。通常，電路設計者選擇P溝道及N溝道電晶體的β值及電晶體β值的比例，藉以得到最好的特性(如快速轉換，所需輸入工作點等等)。β值可控制電晶體尺寸以控制。特別是，β值正比於溝道寬度與溝道長度的比值，β∝W/L，而β值的比值(βP/βN)則決定工作點。
現有，當電晶體β值選定時，DC輸入規格便無法改變。電晶體β值通常部分選定以提供預定的工作點VIH。請參考圖1A的輸入緩衝器100，N溝道電晶體114的β值愈大，電晶體114的臨界電壓愈低且工作點VIH愈低。類似地，P溝道電晶體112的β值愈小，電晶體112的臨界電壓愈高且工作點VIH愈低。因為輸入緩衝器100的結構，VIL亦以選定的電晶體β值固定。在大部分現有輸入緩衝器中，VIL低於VIH，如圖1B所示。電晶體β值可修正以調整VIL並改變VIH。無法獨立設定工作點VIH、VIL的缺點會導致次佳的設計，其可能會影響輸入緩衝器100的表現及產量。
第二，輸出上升時間較快，因為P溝道電晶體212、216(12/2)是設計以拉引較現有具有P溝道尺寸12/2及N溝道尺寸35/2的輸入緩衝器為正比且較少的N溝道電晶體214(35/2)電流。VIL位準並不會受到影響，因為N溝道電晶體(尺寸35/2)是拉引P溝道電晶體212(尺寸6/2)的正比等量電流。不過，藉降低P溝道電晶體212相較於P溝道電晶體212、216整體的尺寸，可得到較快輸出上升時間及降低截面電流。舉例來說，若電晶體212、216、214的尺寸為4/2、8/2、35/2，則輸出上升時間較快(12/2 v.s.35/2)於現有輸入緩衝器。
第三，輸入緩衝器200的傳遞延遲可設定輸出切換的工作點VIH、VIL以縮短。比較圖2B及圖1B，輸出信號Vout在VIH減少、VIL增加時較早切換。
第四、VIH及VIL可設定以提供預定的噪聲邊界。邏輯電路的噪聲邊界為邏輯高(或低)輸出電壓及邏輯高(或低)輸入電壓間的必要差值。邏輯高噪聲邊界VNH＝VOH-VIH，邏輯低噪聲邊界VNL＝VOL-VIL。噪聲邊界定義電路可承受而維持正確邏輯動作的噪聲數量。以CMOS而言，VOH及VOL通常指定與電源電壓VDD、VSS相距數十分之一伏特。如此，噪聲邊界可直接獨立於工作點VIH、VIL。最好是，邏輯高的噪聲邊界應該約等於邏輯低的噪聲邊界，使電路能夠承受距兩電源電壓相同的噪聲邊界數量。
以圖1A的輸入緩衝器100而言，噪聲邊界VNH及VNL是示於圖1B。輸入緩衝器200的噪聲邊界VNH及VNL則示於圖2B。值得注意的是，VIH及VIL的獨立設定可改善噪聲邊界，相較於圖1B的輸入緩衝器100。
第五、VIH及VIL可設定以改善噪聲免疫。邏輯電路的噪聲免疫是在輸入信號施加時，使輸出改變邏輯狀態的電壓。噪聲免疫是表示電路避免輸入噪聲轉移至轉出的能力。噪聲免疫是由工作點VIH及VIL決定。如圖2B所示，將VIL設定以接近中心電壓的能力可提供全額電壓約50％的噪聲免疫。
第六、截面電流可以在轉換期間降低，其可使輸入緩衝器200的切換噪聲較小。P溝道電晶體212及N溝道電晶體214具有互補特性(即P溝道及N溝道的輸出電流IDS對輸入電壓VGS轉換曲線互補)，故任何時間只會導通一個電晶體。在轉換期間，兩電晶體可同時導通，當輸入信號通過一轉換區。
截面電流是在兩電晶體同時開啟的轉換區期間，通過P溝道及N溝道輸入電晶體的電流。以加強模式電晶體而言，若輸入電壓VGS大於電晶體的臨界電壓VTH，則電晶體會開啟並如電流源一般地操作。若VDD-VSS大於P溝道及N溝道電晶體的臨界電壓，則兩電晶體會在部分轉換區期間同時導通。舉例來說，若VDD＝5.0V，VSS＝0V，P溝道及N溝道電晶體的臨界電壓分別為-1.0V及1.0V，則兩個電晶體便會在輸入電壓介於1~4V時導通。通過兩電晶體的電流量取決於電晶體的尺寸。當電晶體尺寸愈大，則通過電流亦愈高。
較少的切換噪聲可以降低輸入緩衝器200所屬電路的感應錯誤機率。截面電流的數量可調整電晶體尺寸以控制。通常，電晶體尺寸愈大，轉換時的切換電流亦愈大。利用在上升轉換VILH前失能P溝道電晶體216，則截面電流便可以降低。
圖3是CMOS反向輸入緩衝器300的另一實施例的簡化示意圖。輸入緩衝器300具有一對串聯的輸入電晶體312、314，其分別連接電源電壓VSS、VDD。這個結構類似於第1A及2A圖。不過，這個實施例提供額外N溝道輸入電晶體320，其閘極(G)及漏極(D)分別耦合電晶體314的閘極及漏極。電晶體320的源極則耦合N溝道控制電晶體322的漏極且控制電晶體322的源極是耦合電源電壓VSS。
電晶體312執行如圖1A電晶體112的功能，電晶體314、320則執行電晶體114的功能。不過，電晶體320會選擇性地經過耦合控制電晶體322閘極的控制信號Vctrl致能，藉以提供預定的電路特性。
電晶體320，當致能時，會與電晶體314平行操作，藉以提供較大的組合N溝道電晶體尺寸，導致較低的工作點VIH、VIL。當電晶體320失能時，只有電晶體314動作並提供較小的N溝道電晶體尺寸，因此會產生較高的工作點VIH、VIL。利用適當地調整N溝道電晶體314、320的尺寸，工作點VIH、VIL可以獨立設定以提供許多好處。
當電晶體320失能時，P溝道電晶體312及N溝道電晶體314可提供工作點VIH1、VIL1。當電晶體320致能時，P溝道電晶體312及N溝道電晶體314則提供工作點VIH2、VIL2。通常，VIH2會小於VIH1，且VIL2會小於VIL1。
為設定工作點VIL高於現有CMOS輸入緩衝器(如輸入緩衝器100)，當給定VIH時，必須執行下列步驟。預定的VIL，或使用上述術語的VIL1，首先選擇P溝道電晶體312及N溝道電晶體314(忽略電晶體320)的適當尺寸以設定。預定的VIH，或使用上述術語的VIH2，則利用選擇N溝道電晶體320的適當尺寸，即P溝道電晶體312及N溝道電晶體314、320的整體尺寸以設定。
操作上，較高的VIL可在輸入由邏輯高至低(下降)轉換(VIHL)前失能電晶體320以達到，及在輸入由邏輯低至高(上升)轉換(VILH)前致能電晶體320以達到。在上升轉換前，控制電晶體322會將控制信號Vctrl拉高以開啟。電晶體320此時致能且與電晶體314平行操作以提供較大的N溝道電晶體尺寸、並在上升轉換期間得到預定(較低的)的工作點VIH2。類似地，在下降轉換前，控制電晶體322會將控制信號Vctrl拉低以關閉。電晶體320此時失能且提供較小的N溝道電晶體尺寸、並在下降轉換期間得到預定(較高的)的工作點VIL1。
圖4是CMOS反向輸入緩衝器400的又一實施例的簡化示意圖。輸入緩衝器400具有兩個額外輸入電晶體416、422，其選擇性地致能以提供輸入緩衝器的設計彈性。兩個額外輸入電晶體更提供截面電流量的降低及(可能)較只使用一個額外輸入電晶體為快的切換時間。
輸入緩衝器400具有一對串聯的輸入電晶體412、414，其分別連接電源電壓VSS、VDD。這個結構類似於圖1A。不過，這個實施例提供兩個額外輸入電晶體，P溝道電晶體416，其閘極(G)及漏極(D)分別耦合電晶體412的閘極及漏極，及N溝道電晶體420，其閘極(G)及漏極(D)分別耦合電晶體414的閘極及漏極。電晶體416的源極耦合P溝道控制電晶體418的漏極且N溝道控制電晶體422的源極是耦合電源電壓VSS。控制電晶體418、422的閘極則耦合至控制信號Vctrl。
電晶體416、420是選擇性地經過控制信號Vctrl致能以提供預定的電路特性。電晶體416，當致能時，與電晶體412平行操作且提供較大的組合P溝道電晶體尺寸，導致較高的工作點VIH、VIL。電晶體420，當致能時，與電晶體414平行操作且提供較大的組合N溝道電晶體尺寸，導致較低的工作點VIH、VIL。在任何時間，電晶體416、420隻有一個會致能。
當控制信號Vctrl為低時，控制電晶體418會開啟並致能電晶體416，控制電晶體422則關閉並失能電晶體420。P溝道電晶體412、416的組合尺寸及N溝道電晶體414的尺寸提供高工作點VIH、VIL。另外，當控制信號Vctrl為高時，控制電晶體418會關閉並失能電晶體416，控制電晶體422則開啟並致能電晶體420。P溝道電晶體412的尺寸及N溝道電晶體414、420的組合尺寸提供低工作點VIH、VIL。
為設定工作點VIL高於輸入緩衝器，當給定VIH時，電晶體416在輸入下降轉換VIHL前是致能且電晶體420是失能。相反地，為設定工作點VIH低於輸入緩衝器，當給定VIL時，電晶體416在輸入上升轉換VILH前是失能且電晶體420是致能。
輸入緩衝器400亦可操作以提供較輸入緩衝器100為低的VIL及較高的VIH。這些DC輸入特性可能會需要，例如，在接口輸入緩衝器400及其它具有定義DC輸出規格的邏輯電路時。
輸入緩衝器400會在上升及下降轉換期間降低截面電流。在一種設計中，P溝道電晶體412、416的組合尺寸等於或小於圖1AP溝道電晶體112的等效尺寸。類似地，N溝道電晶體414、420的組合尺寸等於或小於圖1AN溝道電晶體114的等效尺寸。另外，電晶體尺寸可以縮減，因為N溝道及P溝道電晶體各分成兩個電晶體。如上述，截面電流的數量有關於實際開啟的P溝道電晶體及N溝道電晶體的尺寸。電晶體尺寸愈大，則β值及電流亦愈大。
以輸入緩衝器400而言，由於電晶體416、420在任何時間只有一個會開啟，故截面電流便可由失能的電晶體降低。舉例來說，在下降轉換前，電晶體416是失能且截面電流是受電晶體412限制，即使N溝道電晶體414、420為開啟。類似地，在上升轉換前，電晶體420是失能且截面電流是受電晶體414限制，即使P溝道電晶體412、416為開啟。由於電晶體412、414的尺寸小於對應的電晶體112、114，輸入緩衝器400的截面電流會小於輸入緩衝器100，無論在上升或下降期間，並提供獨立設定工作點VIH、VIL的特性。舉例來說，若電晶體412、416的尺寸各半於電晶體112，且電晶體414、422的尺寸各半於電晶體114，則截面電流便可以減半。截面電流的數量會與電晶體尺寸成線性關係，因為電流正比於β值，而β值則正比於電晶體尺寸(I∝β，β∝W/L)。輸入電晶體412、414、416、420的尺寸可以上述方法選擇。
以輸入緩衝器400而言，輸出上升時間可以更快，因為P溝道電晶體412、416的尺寸是設計以拉引較現有輸入緩衝器為少的N溝道電晶體414電流。類似地，輸出下降時間可以更快，因為N溝道電晶體414、420的尺寸是設計以拉引較現有輸入緩衝器為少的P溝道電晶體412電流。圖5是CMOS反向輸入緩衝器500的更一實施例的簡化示意圖。輸入緩衝器500類似於圖4的輸入緩衝器400，其加入致能電晶體524及526。致能電晶體524串聯電晶體512、514，致能電晶體526並聯電晶體514。輸入緩衝器500亦包括兩個額外輸入電晶體516、520，其致能時與輸入緩衝器400以相同方法操作。
致能電晶體524為P溝道電晶體，用以致能及失能輸入緩衝器500。當致能信號Venb為低時，電晶體524為開啟且電晶體526為關閉。在這種情況下，輸入緩衝器500的操作方法與輸入緩衝器400相同。當致能信號Venb為高時，電晶體524為關閉且電晶體526為開啟。在這種情況下，沒有電流會通過電晶體512、514、516、520。輸出電壓Vout則會懸浮於高阻抗狀態，除了電晶體526為開啟且拉引輸出電壓Vout至低以外。
致能信號可確保沒有電流(或極少的漏電流)會流過輸入緩衝器500，當失能時，即使輸入為懸浮或改變。這會降低待命期間的電流消耗量，並避免輸入信號經輸入緩衝器500傳遞至輸出。致能信號Venb可耦合至晶片致能信號。
控制電路根據本發明，選定輸入電晶體是由特定輸入轉換所致能。選定輸入電晶體的致能並不需要十分精確或非常高切換速度。以CMOS電路而言，當信號到達穩定狀態的邏輯值時，P溝道電晶體或互補的N溝道電晶體會關閉。如此，便不會有電流在穩定狀態下導通。
在本發明中，選定輸入電晶體是在電晶體的輸入轉換前致能。
圖6A是控制電路630的一實施例的簡化示意圖，其用以產生控制信號Vctrl。輸入信號Vin，與施加於輸入緩衝器的信號相同，是供應至反向器632及634。反向器632、634的輸出則分別供應閂鎖636的R』、S輸入，且閂鎖636輸出控制信號Vctrl。
反向器632是設計以在輸入上升轉換VILH期間提供高控制工作點VIH。反向器634是設計以在輸入下降轉換VIHL期間提供低控制工作點VIL。反向器632、634可利用圖1A方式設計。反向器632、634的工作點VHI、VLO設利用P溝道及N溝道電晶體的尺寸設定，如上述。不過，反向器632、634可設計小於圖1A現有反向器的電晶體尺寸。愈小的電晶體尺寸可使截面電流愈小。因較小電晶體尺寸而導致的緩慢響應則是控制電路所想要的。
當輸入信號Vin在上升轉換期間超過VHI時，反向器632的輸出會轉換至低(反向器634已經是低)。R輸入的邏輯低則重置閂鎖636，並使控制信號Vctrl為高。當輸入信號Vin在下降轉換期間低過VLO時，反向器634的輸出會轉換至高(反向器632已經是高)。S輸入的邏輯高則設定閂鎖636，並使控制信號Vctrl為低。如此，閂鎖636的輸出可自輸入信號Vin延遲並反向。
反向器632、634可確保控制信號不會在輸入信號轉換期間改變狀態，並產生輸入信號的振蕩及/或不穩定。舉例來說，輸入信號Vin的緩坡會使額外輸入電晶體改變狀態(致能或失能)，並改變工作點及狀態。最好是，工作點VHI設定大於施加控制信號Vctrl的輸入緩衝器的工作點VIH。類似地，工作點VLO設定小於輸入緩衝器的工作點VIL。這些條件可確保額外輸入電晶體不會在輸入信號轉換期間致能或失能。
控制電路630的操作與輸入緩衝器的組合操作可參考圖2A實施例。如上述，P溝道電晶體216在下降轉換VIHL前致能。另外，控制信號是延遲及反向輸入信號Vin以得到。如此，在輸入信號Vin由低轉換至高后，Vctrl為邏輯低且開啟控制電晶體218。電晶體216此時致能且等待次一下降轉換VIHL。待輸入信號Vin由高轉換至低後，Vctrl為邏輯高且關閉控制電晶體218。電晶體216此時失能且等待次一上升轉換VILh。
如上述，額外輸入電晶體是在輸入信號轉換後隨即致能會失能。精確的時間並不需要。要注意的是，Vctrl與Vin的延遲必須小於輸入信號的脈寬，使額外輸入電晶體可在次一轉換時適當地致能或失能。
圖6B是控制電路640的另一實施例的簡化示意圖，用以產生控制信號Vctrl。輸出信號Vout，與施加於輸入緩衝器的信號相同，是供應至緩衝器642的輸入。緩衝器642的輸出則是控制信號Vctrl。由於輸出信號Vout已根據輸入信號反向，故緩衝器642為非反向的。如控制電路630，控制電路640產生的控制信號Vctrl是延遲及反向輸入信號Vin以得到。
控制電路640使用輸入緩衝器的工作點VIH、VIL以產生控制信號Vctrl(經過緩衝器輸出信號的使用)。如此，控制電路640可確保振蕩或不穩定均不會發生。本發明的輸入緩衝器可用於任何數字邏輯電路，包括微處理器、控制器、數位訊號處理器、內存裝置等等。特別是，輸入緩衝器更適於內存裝置，包括隨機存取內存、只讀存儲器、可擦除且可編程只讀存儲器、可電性擦除且可編程只讀存儲器、快閃記憶體。
為明白起見，本發明以CMOS邏輯為例。不過，本發明的觀念，其動態調整輸入電晶體的β值以提供預定的操作特性，亦可以用於其它邏輯電路，如TTL、ECL、GaAs等等。另外，申請專利範圍的電晶體是表示邏輯電路的主動裝置，其包括雙極結型電晶體(BJT)、場效電晶體(FET)、鎵砷電晶體(GaAs)等等。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明的精神和範圍內，當可做更動與潤飾，因此本發明的保護範圍當視所附的權利要求保護範圍為準。
權利要求
1.一種邏輯輸入緩衝器，其特徵是包括一P溝道輸入電晶體；一N溝道輸入電晶體，串聯該P溝道輸入電晶體；一額外輸入電晶體，並聯該P溝道輸入電晶體或該N溝道輸入電晶體；一控制電晶體，串聯該額外輸入電晶體；以及其中，該額外輸入電晶體在一輸入信號的上升或下降轉換前致能。
2.如權利要求1所述的邏輯輸入緩衝器，其特徵是其中，該額外電晶體是一併聯該P溝道輸入電晶體的P溝道電晶體。
3.如權利要求2所述的邏輯輸入緩衝器，其特徵是其中，該額外輸入電晶體在該輸入信號的下降轉換前致能。
4.如權利要求2所述的邏輯輸入緩衝器，其特徵是其中，該額外輸入電晶體耦合該緩衝器的一輸出。
5.如權利要求1所述的邏輯輸入緩衝器，其特徵是其中，該額外電晶體是一併聯該N溝道輸入電晶體的N溝道電晶體。
6.如權利要求5所述的邏輯輸入緩衝器，其特徵是其中，該額外輸入電晶體在該輸入信號的上升轉換前致能。
7.如權利要求1所述的邏輯輸入緩衝器，其特徵是其中，該P溝道輸入電晶體、該N溝道輸入電晶體、該額外輸入電晶體的電晶體尺寸是根據所需要的輸入工作點以選擇。
8.如權利要求2所述的邏輯輸入緩衝器，其特徵是其中，一低輸入工作點VIL是調整至高於一高輸入工作點VIH。
9.如權利要求1所述的邏輯輸入緩衝器，其特徵是其中，該P溝道輸入電晶體、該N溝道輸入電晶體、該額外輸入電晶體的電晶體尺寸是根據該輸入信號在轉換時的特定截面電流量以選擇。
10.如權利要求1所述的邏輯輸入緩衝器，其特徵是其中，該P溝道輸入電晶體、該N溝道輸入電晶體、該額外輸入電晶體的電晶體尺寸是根據所需要的噪聲表現以選擇。
11.如權利要求1所述的邏輯輸入緩衝器，其特徵是其中，該額外輸入電晶體的電晶體尺寸同於其並聯的輸入電晶體。
12.如權利要求1所述的邏輯輸入緩衝器，其特徵是更包括一控制電路，耦合該控制電晶體。
13.如權利要求12所述的邏輯輸入緩衝器，其特徵是其中，該控制電路更耦合該輸入信號。
14.如權利要求13所述的邏輯輸入緩衝器，其特徵是其中，該控制電路包括一第一反向器，耦合該輸入信號；一第二反向器，耦合該輸入信號；一閂鎖，耦合該第一及第二反向器；以及其中，該閂鎖耦合該控制電晶體。
15.如權利要求12所述的邏輯輸入緩衝器，其特徵是其中，該控制電路更耦合該緩衝器的一輸出。
16.如權利要求12所述的邏輯輸入緩衝器，其特徵是其中，該控制電路包括一延遲組件。
17.如權利要求1所述的邏輯輸入緩衝器，其特徵是更包括一第一致能電晶體，串聯這些輸入電晶體。
18.如權利要求17所述的邏輯輸入緩衝器，其特徵是更包括一第二致能電晶體，串聯該N溝道輸入電晶體。
19.一種邏輯輸入緩衝器，其特徵是包括一P溝道輸入電晶體；一N溝道輸入電晶體，串聯該P溝道輸入電晶體；一額外P溝道輸入電晶體，並聯該P溝道輸入電晶體；一額外N溝道輸入電晶體，並聯該N溝道輸入電晶體；一第一控制電晶體，串聯該額外P溝道輸入電晶體；一第二控制電晶體，串聯該額外N溝道輸入電晶體；以及其中，這些額外電晶體分別選擇性在一輸入信號的上升或下降轉換前致能。
20.如權利要求19所述的邏輯輸入緩衝器，其特徵是其中，該額外P溝道電晶體在該輸入信號的下降轉換前致能。
21.如權利要求19所述的邏輯輸入緩衝器，其特徵是其中，該額外N溝道電晶體在該輸入信號的上升轉換前致能。
22.如權利要求19所述的邏輯輸入緩衝器，其特徵是更包括一控制電路，耦合該第一及第二控制電晶體。
23.一種邏輯輸入緩衝器，其特徵是包括一第一輸入電晶體；一第二輸入電晶體，串聯該第一輸入電晶體；一第三輸入電晶體，並聯該第一輸入電晶體或該第二輸入電晶體；以及其中，該第三輸入電晶體在一輸入信號的上升或下降轉換前致能。
24.如權利要求23項所述的邏輯輸入緩衝器，其特徵是更包括一控制電晶體，耦合該第三輸入電晶體。
25.一種獨立控制邏輯輸入緩衝器的輸入工作點的方法，其特徵是包括以該輸入緩衝器接收一輸入信號；接收一控制信號；根據該控制信號以調整該輸入緩衝器內一選定輸入電晶體的β值。
全文摘要
一種新穎的邏輯輸入緩衝器,其具有獨立的DC輸入工作點(如V
文檔編號H03K19/0185GK1377138SQ01110120
公開日2002年10月30日 申請日期2001年3月27日 優先權日2001年3月27日
發明者約翰亨利布 申請人:華邦電子股份有限公司