半導體器件製造方法
2023-10-17 22:58:59 2
半導體器件製造方法
【專利摘要】本發明公開了一種半導體器件製造方法，包括：在襯底上形成多個鰭片以及鰭片之間的多個溝槽；在溝槽中形成保護層；在溝槽中保護層上填充絕緣介質；採用包含碳氟基氣體的刻蝕氣體，等離子體幹法刻蝕絕緣介質至預定厚度，停止在保護層上；溼法腐蝕去除保護層，露出鰭片的部分側壁。依照本發明的半導體器件製造方法，通過在鰭片側壁形成保護層併合理選用刻蝕氣體以及配比組分，有效抑制了刻蝕氣體對於鰭片側壁的損傷，提高了小尺寸器件加工的精度以及可靠性。
【專利說明】半導體器件製造方法
【技術領域】
[0001]本發明涉及半導體集成電路製造領域，更具體地，涉及一種三維立體器件鰭片場效應電晶體(FinFET)的鰭片(Fin)的等離子體回刻平坦化技術。
【背景技術】
[0002]隨著半導體工藝不斷發展，CMOS電路尺寸不斷縮小，不斷增加的亞閾值電流和柵介質洩露電流成為了阻礙CMOS工藝進一步發展的主要因素。進入22nm節點以來，人們逐漸將視野轉向非平面MOSFET (垂直電晶體、鰭片場效應電晶體(FinFET)、雙柵MOSFET等)，以克服平面體矽帶來的限制。
[0003]與傳統的體矽MOSFET相比FinFET器件在抑制亞閾值電流和柵漏電流方面有著絕對的優勢。FinFET的雙柵或半環柵和薄的體矽會抑制短溝效應，從而減小亞閾值漏電流。短溝效應的抑制和柵控能力的增強，使得FinFET器件可以使用比傳統更厚的柵氧化物，這樣FinFET器件的柵漏電流也會減小。因此FinFET器件取代傳統體矽器件將是必然。
[0004]然而，作為新器件新結構的代表，FinFET工藝也更為複雜。在形成鰭片(Fin)之後，填充上電介質(通常為二氧化矽、氮化矽、氮氧化矽等)材料後，進行平坦化工藝，停止在Fin上。依據不同工藝整合流程，Fin上存在有無硬掩模的情形。不管何種情形，都需要刻蝕二氧化矽薄膜到一定厚度，同時要求對Fin的側壁有最小損傷。這對等離子體刻蝕工藝提出了挑戰。
[0005]尤其，當刻蝕到Fin側壁上的氧化矽時，為了完全去除氧化矽薄膜，需要增加一定的過刻蝕，這使得Fin很難避免會受到一定程度的損傷。
【發明內容】
[0006]有鑑於此，本發明的目的在於提供一種創新性的三維立體器件FinFET Fin的等離子體回刻平坦化技術，能夠大大降低Fin受損傷程度，並且能夠與現行的CMOS工藝進行有效集成。
[0007]實現本發明的上述目的，是通過提供一種半導體器件製造方法，包括:在襯底上形成多個鰭片以及鰭片之間的多個溝槽；在溝槽中形成保護層；在溝槽中保護層上填充絕緣介質；採用包含碳氟基氣體的刻蝕氣體，等離子體幹法刻蝕絕緣介質至預定厚度，停止在保護層上；溼法腐蝕去除保護層，露出鰭片的部分側壁。
[0008]其中，絕緣介質包括氧化矽基材料、或氮化矽基材料。
[0009]1.其中，當絕緣介質為氧化矽基材料時，碳氟基氣體包括CF4、CHF3> CH2F2、CH3F,C4F6, C4F8其組合；當絕緣介質為氮化矽基材料時，碳氟基氣體包括CF4、CHF3、CH2F2、CH3F及其組合。
[0010]其中，刻蝕氣體還包括氧化性氣體。其中，氧化性氣體包括CO、O2及其組合。
[0011]在填充絕緣介質之前，還包括在鰭片頂部形成硬掩模，硬掩模與絕緣介質材料不同。
[0012]其中，填充絕緣介質之後，進一步包括平坦化絕緣介質直至暴露硬掩模或者鰭片頂部。
[0013]其中，採用CMP或者等離子體回刻工藝來進行平坦化。
[0014]其中，保護層材料與絕緣介質材料不同。其中，保護層材料包括氧化矽、氮化矽、氮氧化矽、低k材料。
[0015]其中，保護層材料與硬掩模材料相同。
[0016]其中，形成絕緣介質的方法包括LPCVD、PECVD、SACVD、HDPCVD、UHVCVD、快速熱氧化(RT0)、化學氧化、旋塗、噴塗、絲網印刷及其組合。
[0017]其中，預定厚度為鰭片高度的1/5~1/2。
[0018]其中，溼法腐蝕的腐蝕液為熱磷酸、或強酸與強氧化劑的組合。
[0019]其中，溼法腐蝕的腐蝕液為HF基腐蝕液。
[0020]依照本發明的半導體器件製造方法，通過在鰭片側壁形成保護層併合理選用刻蝕氣體以及配比組分，有效抑制了刻蝕氣體對於鰭片側壁的損傷，提高了小尺寸器件加工的精度以及可靠性。
【專利附圖】
【附圖說明】
[0021]以下參照附圖來詳細說明本發明的技術方案，其中:
[0022]圖1至圖5為依照本發明的半導體器件製造方法各步驟的剖面示意圖；以及
[0023]圖6依照本發明的半導體器件製造方法的流程圖。
【具體實施方式】
[0024]以下參照附圖並結合示意性的實施例來詳細說明本發明技術方案的特徵及其技術效果。需要指出的是，類似的附圖標記表示類似的結構，本申請中所用的術語「第一」、「第二」、「上」、「下」、「厚」、「薄」等等可用於修飾各種器件結構。這些修飾除非特別說明並非暗示所修飾器件結構的空間、次序或層級關係。
[0025]參照圖6以及圖1，在襯底I上形成多個鰭片1F。
[0026]提供襯底1，其可以是體S1、S01、體Ge、GeO1、SiGe、GeSb，也可以是III—V族或者I1--VI族化合物半導體襯底，例如GaAs、GaN, InP、InSb等等。為了與現有的CMOS工藝兼容以應用於大規模數字集成電路製造，襯底I優選地為體Si或者S0I，最佳為單晶的體Si(例如具有(100)晶面)。
[0027]優選地，在襯底I上表面通過LPCVD、PECVD、HDPCVD等常規工藝沉積硬掩模材料層並光刻/刻蝕形成硬掩模2。在本發明一個實施例中，硬掩模2材質可以是氮化矽。而在本發明其他實施例中，硬掩模2材質可以是氧化矽、氮氧化矽、低k材料等。此外，也可以不形成硬掩模2，而是直接塗覆光刻膠並光刻形成光刻膠圖形，採用該光刻膠圖形作為軟掩模(未示出)。
[0028]利用硬掩模2或者上述光刻膠構成的軟掩模，刻蝕襯底1，形成鰭片1F。刻蝕可以是等離子體刻蝕(刻蝕氣體例如為Ar等惰性氣體)、反應離子刻蝕(RIE，反應氣體例如包括氟基氣體、氯基氣體或者溴基氣體等滷素氣體以及氧化性氣體)，通過控制反應速度和時間來調整刻蝕深度。還可以根據矽的化學物理特性選用各種合適的溼法刻蝕液，例如採用四甲基氫氧化銨(TMAH)來進行溼法刻蝕，而由於Si(Ill)晶面刻蝕速度顯著小於(100)面，因此通常得到的鰭片側壁為(111)面。形成的多個鰭片3通常為高寬比較大(例如大於5:1，甚至10:1)的線條，因此從襯底I上垂直豎立了多個相互平行的鰭片結構，鰭片將用於形成FinFET的源漏區以及溝道區，而鰭片之間通過刻蝕襯底I得到的深溝槽IG未來將用於隔離不同的電晶體。
[0029]由於不同晶面在刻蝕條件下速度不同，因此襯底I的材料刻蝕得到的多個鰭片IF結構的側面並非完全垂直的。雖然可以通過調整刻蝕條件使得側壁儘可能筆直，然而鰭片IF與襯底I底面之間仍然存在角度α，例如在85±0..5~1..5度範圍內。因此，在後續回填以及回刻過程中，鰭片IF的側壁部分將受到側向侵蝕，從而可能引發鰭片IF彎曲或者斷裂，影響精細線條的可靠性。
[0030]參照圖6以及圖2，在鰭片IF上形成保護層3。例如通過LPCVD、PECVD, SACVD,HDPCVD、UHVCVD、MOCVD、ALD、MBE、蒸發、濺射等方法形成保護層3，至少覆蓋了鰭片IF的側壁，並優選同時覆蓋了鰭片IF或者其頂部的硬掩模層2的頂部、以及襯底I的頂部，也即形成在溝槽IG的側部以及底部上。保護層3的材料可以與硬掩模層2材質相同，例如均為氮化矽或者氮氧化矽，此外也可以是氧化矽、低k材料等與硬掩模層2材質不同且與襯底1、未來的絕緣介質4材質均不同的材料。保護層3的厚度優選為較薄，例如僅I~10nm，以便獲得良好的保形性。
[0031 ] 參照圖6以及圖3，在鰭片IF之間的溝槽IG之間填充絕緣介質4。例如通過LPCVD、PECVD、SACVD、HDPCVD、UHVCVD、ALD、MBE、蒸發、濺射、快速熱氧化(RTO)、化學氧化、旋塗、噴塗、絲網印刷等方式沉積、形成絕緣介質4。絕緣介質4的頂部可以高於、超過鰭片IF或者硬掩模2/保護層3的頂部。絕緣介質4的材料與保護層3相同或者不同，並且優選地與硬掩模2 (當存在時)和/或保護層3具有較高的刻蝕選擇性。例如，在本發明一個實施例中，當硬掩模2或保護層3是氮化矽時絕緣介質4是二氧化矽、氮氧化矽(其中氧與氮的含量比優選大於2:1 )、BSG、PSG、BPSG等氧化矽基材料，此外，還可以是低k材料，包括但不限於有機低k材料(例如含芳基或者多元環的有機聚合物)、無機低k材料(例如無定形碳氮薄膜、多晶硼氮薄膜、氟矽玻璃、836、？36、8?36)、多孔低1^材料(例如二矽三氧烷(330)基多孔低k材料、多孔二氧化矽、多孔S1CH、摻C 二氧化矽、摻F多孔無定形碳、多孔金剛石、多孔有機聚合物)；而在另一個實施例中，當硬掩模2或保護層3是氧化矽(或上述氧化矽基材料)時絕緣介質4是氮化矽、或摻雜氮化矽(例如摻有C、O、F、P等)。優選地，採用化學氣相沉積(不限於上述各種CVD工藝)來形成絕緣介質4。優選地，採用CMP工藝或者傳統的等離子體回刻技術(工作氣體為Ar等惰性氣體)來平坦化絕緣介質4直至暴露硬掩模2/保護層3或者鰭片IF的頂部。
[0032]參照圖6以及圖4，根據絕緣介質4、硬掩模2、保護層3以及鰭片IF的材料特性，選擇合適的刻蝕氣體以等離子體幹法刻蝕進一步回刻絕緣介質4，停止在保護層3上，從而在溝槽IG中留下預定厚度的絕緣介質4以用作FinFET器件源漏以及溝道區底部和側部的隔離絕緣。該預定厚度例如是鰭片IF高度的1/5~1/2，依照FinFET器件鰭片源漏區、溝道區厚度所需而合理設定。
[0033]具體地，該步驟中等離子體幹法刻蝕的刻蝕氣體至少包含碳氟基氣體，並優選地進一步包含氧化性氣體。由於氮化矽基材料刻蝕機制與氧化矽基材料或低k材料不同，如果單純採用高碳鏈分子(碳氟比較高)，易於產生較多的聚合物，使得側壁變得粗糙，並且，刻蝕後的聚合物清除步驟較為困難。因此，要使絕緣材料4 (優選地為氧化矽)能夠可控地停止在保護層3(優選地為氮化矽)，需要選擇適當的碳氟基氣體，例如CF4、* CF4與CHF3的混合物，另外還需要調節氧化性氣體與碳氟基氣體的比例，在獲得較高選擇比的同時，擁有合適的刻蝕速度。一般地，氧化矽需要對氮化矽15:1以上的高選擇比，從而對側壁產生較少的損傷。
[0034]參照圖6以及圖5，溼法腐蝕去除保護層3，露出鰭片IF的側壁。由於保護層3較薄且與鰭片IF/襯底1、絕緣介質4材料不同，可以根據其化學性質而採用合適的溼法腐蝕液來定向去除露出在溝槽IG中的保護層3。對於氮化矽基材料或者高k材料的保護層3，可以選用熱磷酸，或者強酸(例如硫酸、硝酸)與強氧化劑(例如雙氧水、臭氧)的組合。對於氧化矽基材料或者低k材料的保護層3，可以選用HF基腐蝕液，例如稀釋HF (dHF)或者緩釋刻蝕劑(dBOE，HF與NH4F的混合溶液)。上述溼法腐蝕液應當不腐蝕鰭片IF和絕緣介質4，或者腐蝕速度遠小於腐蝕保護層3的速度(差別在20倍以上)。
[0035]此後，可以進一步處理以形成FinFET。例如幹法或者溼法去除硬掩模2，在鰭片IF的與之正交的方向上沉積形成高k柵介質/金屬柵極的柵極堆疊，並在鰭片IF長度方向上對源漏區摻雜等等。
[0036]依照本發明的半導體器件製造方法，通過在鰭片側壁形成保護層併合理選用刻蝕氣體以及配比組分，有效抑制了刻蝕氣體對於鰭片側壁的損傷，提高了小尺寸器件加工的精度以及可靠性。
[0037]儘管已參照一個或多個示例性實施例說明本發明，本領域技術人員可以知曉無需脫離本發明範圍而對形成器件結構的方法做出各種合適的改變和等價方式。此外，由所公開的教導可做出許多可能適於特定情形或材料的修改而不脫離本發明範圍。因此，本發明的目的不在於限定在作為用於實現本發明的最佳實施方式而公開的特定實施例，而所公開的器件結構及其製造方法將包括落入本發明範圍內的所有實施例。
【權利要求】
1.一種半導體器件製造方法，包括: 在襯底上形成多個鰭片以及鰭片之間的多個溝槽； 在溝槽中形成保護層； 在溝槽中保護層上填充絕緣介質； 採用包含碳氟基氣體的刻蝕氣體，等離子體幹法刻蝕絕緣介質至預定厚度，停止在保護層上； 溼法腐蝕去除保護層，露出鰭片的部分側壁。
2.如權利要求1的半導體器件製造方法，其中，絕緣介質包括氧化 矽基材料、或氮化矽基材料。
3.如權利要求2的半導體器件製造方法，其中，當絕緣介質為氧化矽基材料時，碳氟基氣體包括cf4、CHF3、CH2F2、ch3f、C4F6, C4F8其組合；當絕緣介質為氮化矽基材料時，碳氟基氣體包括CF4、CHF3、CH2F2、CH3F及其組合。
4.如權利要求1的半導體器件製造方法，其中，刻蝕氣體還包括氧化性氣體。
5.如權利要求4的半導體器件製造方法，其中，氧化性氣體包括CO、O2及其組合。
6.如權利要求1的半導體器件製造方法，在填充絕緣介質之前，還包括在鰭片頂部形成硬掩模，硬掩模與絕緣介質材料不同。
7.如權利要求1或6的半導體器件製造方法，其中，填充絕緣介質之後，進一步包括平坦化絕緣介質直至暴露硬掩模或者鰭片頂部。
8.如權利要求7的半導體器件製造方法，其中，採用CMP或者等離子體回刻工藝來進行平坦化。
9.如權利要求1的半導體器件製造方法，其中，保護層材料與絕緣介質材料可以相同或不同。
10.如權利要求9的半導體器件製造方法，其中，保護層材料包括氧化矽、氮化矽、氮氧化娃、低k材料。
【文檔編號】H01L21/336GK104078362SQ201310109224
【公開日】2014年10月1日 申請日期:2013年3月29日 優先權日:2013年3月29日
【發明者】孟令款 申請人:中國科學院微電子研究所