一種基於雙環dll的三段式高精度時間數字轉換方法及其電路的製作方法
2023-10-05 03:32:04 2
一種基於雙環dll的三段式高精度時間數字轉換方法及其電路的製作方法
【專利摘要】本發明公開了一種基於雙環延遲鎖相環的三段式高精度時間數字轉換方法及其電路，被測時段採用高、中、低相結合分段式量化方法。三段式TDC中高段位計數式量化器由外部輸入的高頻穩定時鐘驅動，實現寬範圍穩定的測距量程；中段位TDC由第一DLL壓控延遲鏈構成，通過異步採樣方式實現對高段位細分，穩定時鐘周期完成可重複的均勻相位分辨，通過對結束時刻點所在相位位置的解碼，完成中段量化功能。對於中段位所採TDC產生的量化誤差，該誤差時間提取出來後，由低段位完成進一步的量化處理，實現更高精度測量。
【專利說明】一種基於雙環DLL的三段式高精度時間數字轉換方法及其電路
【技術領域】
[0001]本發明涉及一種時間數字轉換方法及其電路，尤其涉及一種三段式寬動態範圍時間數字轉換方法及其電路。
【背景技術】
[0002]時間數字轉換(Time-to-Digital Converter, TDC)電路是將模擬域連續的時間段轉換成數位訊號的電路，利用數字集成電路在時域內對起始時刻Start信號和結束時刻Stop信號之間的待檢測時間信號的處理，進而實現對時間信號的數字處理，最終得到數字量輸出。美國國家科學院已將TDC技術作為評估國家國防力量的重要標誌之一，並將其列為國家需大力發展的科學技術之一。以TDC為基礎構造的精密時間測量技術不僅在地球動力學、相對論、脈衝星周期和人造衛星動力學測地等基礎研究領域有重要的作用，而且在諸如航空航天、深空通訊、衛星發射及監控、地質測繪、導航通信、電力傳輸和科學計量等應用研究、國防和國民經濟建設中也有廣泛的應用，甚至已經深入到人們社會生活的方方面面，幾乎無所不及，對國民經濟與國防建設意義重大。
[0003]根據不同的用途設計不同精度的時間數字轉換電路，應用範圍受到局限。在粒子物理實驗中TOF飛行時間測量，對時間測量精度的要求極高，而在某些應用領域則對時間測量的範圍有較高要求，寬動態範圍TDC能夠根據不同應用的特點，兼顧測量精度或測量範圍的不同要求。對於傳統的兩段式TDC結構，由於受面積和工藝限制，在特定量程範圍內TDC時間解析度受到限制。
【發明內容】
[0004]發明目的:為了克服現有技術中存在的不足，本發明提供一種基於雙環DLL的三段式高精度時間數字轉換方法及其電路，能夠實現寬動態範圍下的高精度時間測量。
[0005]技術方案:為實現上述目的，本發明採用的技術方案為:
[0006]一種基於雙環DLL的三段式高精度時間數字轉換方法，包括如下步驟:
[0007]步驟(I)，高段位量化:通過周期為T1的時鐘對待測時間進行計數式粗測量，所得粗測時間Ii1T1為高段位量化值，其中Ii1為計數式粗測量的計數值；
[0008]步驟⑵，中段位量化:採用抽頭延遲線法，通過周期為T2的時鐘對待測時間的結束時刻Stop信號在周期T1的時鐘中的位置進行測量，得到結束時刻Stop信號在周期為T2的時鐘中的相對位置，進而得到中段位量化值t3 = n2T2，其中η2為抽頭延遲線法的計數值；
[0009]步驟(3)，低段位量化:採用差分延遲法對t5時間進行測量，所述t5時間為結束時刻Stop信號在周期為T2的時鐘中的相對位置與該位置的下一個T2時鐘周期的上升沿之間的時間間隔，得到低段位量化值(T2_t5);其中，結束時刻Stop信號作為低段位量化的起始時刻Systart信號，結束時刻Stop信號在周期為T2的時鐘中的相對位置的下一個T2時鐘周期的上升沿作為所述步驟(3)中低段位量化的結束時刻Systop信號；
[0010]步驟(4)，將所述高段位量化值、中段位量化值以及低段位量化值相加得到時間數子轉換結果 Ttqf = n1T1+t3+T2-t5o
[0011]進一步的，通過一個雙環延遲鎖相環(Dual-DLL)分別提供所述步驟(2)中採用抽頭延遲線法進行中段位量化時的延遲單元時間T2，以及所述步驟(3)中採用差分延遲法進行低段位量化時的差分延遲，所述步驟(I)中周期為T1的時鐘作為所述雙環延遲鎖相環的外部輸入時鐘CLK。
[0012]進一步的，所述雙環延遲鎖相環中的延遲鏈長度採用編程控制模式控制，實現延遲鏈長度為n，n+1至n，n+k多級選擇控制，從而實現解析度從tM/n2至k*tM/n2切換，其中k為精度調節因子，tCLK為雙環延遲鎖相環的兩環共用的外部輸入時鐘CLK的周期。
[0013]一種基於雙環DLL的三段式高精度時間數字轉換電路，包括可配置型線性反饋移位寄存器、初相調整電路、邊沿檢測電路、抽頭延遲線型時間數字轉換模塊、雙環延遲鎖相環、環形遊標型時間數字轉換模塊、數據讀出單元；其中:所述雙環延遲鎖相環包括第一DLL和第二 DLL，周期為T1的時鐘作為雙環延遲鎖相環共用的外部輸入時鐘輸入到所述雙環延遲鎖相環；
[0014]所述初相調整電路用於控制Start信號與周期為T1的時鐘沿同步後輸入到所述可配置型線性反饋移位寄存器的輸入端；
[0015]所述可配置型線性反饋移位寄存器根據Stop信號以及所述同步後的Start信號，通過周期為T1的時鐘對待測時間進行計數式的粗測量後，得到高段位量化值Ii1T1，其中Ii1為計數式粗測量的計數值；
[0016]所述雙環延遲鎖相環的第一 DLL將周期將T1的時鐘均勻相位移得到周期為T2的時鐘後輸入到所述抽頭延遲線型時間數字轉換模塊，所述抽頭延遲線型時間數字轉換模塊採樣第一 DLL的延遲鏈多相位時鐘，對待測時間的結束時刻Stop信號在周期T1的時鐘中的位置進行測量，得到結束時刻Stop信號在周期為T2的時鐘中的相對位置，進而得到中段位量化值t3 = n2T2,其中η2為抽頭延遲線法的計數值；
[0017]所述邊沿檢測電路用於檢測Stop信號的到來並將該Stop信號作為低段位量化的起始時刻Systart信號輸入到所述環形遊標型時間數字轉換模塊，同時檢測Stop信號在周期為T2的時鐘中的相對位置的下一個T2時鐘周期的上升沿並作為低段位量化的結束時刻Systop信號輸入到所述環形遊標型時間數字轉換模塊；
[0018]所述環形遊標型時間數字轉換模塊根據所述雙環延遲鎖相環的第一 DLL和第二DLL輸出的延遲時間，對接收的Systart信號和Systop信號之間的時間間隔進行量化，得到低段位量化值t5 ；
[0019]所述數據讀出單元用於依次將可配置型線性反饋移位寄存器得到的高段位量化值、抽頭延遲線型時間數字轉換模塊得到的中段位量化值、以及環形遊標型時間數字轉換模塊得到的低段位量化值順序串聯拼接後輸出時間數字轉換結果。
[0020]進一步的，所述邊沿檢測電路包括(n+1)個D觸發器、第一動態或門以及第二動態或門；所述結束時刻Stop信號分別輸入到(n+1)個D觸發器的數據輸入端，所述第一至第η個D觸發器的時鐘端依次連接所述雙環延遲鎖相環中第一 DLL的延遲鏈多相位時鐘，所述第一至第η個D觸發器的輸出端依次連接所述第一動態或門的第一至第η個輸入端，所述第一動態或門的輸出端用於輸出所述Systop信號；所述第(n+1)個D觸發器的時鐘端連接高電平，所述第(n+1)個D觸發器的輸出端連接所述第二動態或門的第一輸入端，所述第二動態或門的輸出端用於輸出所述Systart信號；其中n = T1A2, η為整數。
[0021]進一步的，所述雙環延遲鎖相環中第一 DLL的延遲鏈包括(n+k)個延遲單元，k為精度調節因子。
[0022]有益效果:本發明提供的一種基於雙環DLL的三段式高精度時間數字轉換方法及其電路，被測時段採用高、中、低相結合分段式量化方法。三段式高精度時間數字轉換中高段位計數式量化由外部輸入的高頻穩定時鐘周期為T1的時鐘CLK驅動，實現寬範圍穩定的測距量程；中段位量化採用抽頭延遲線法，穩定時鐘周期完成可重複的均勻相位分辨，通過對結束時刻點所在相位位置的解碼，完成中段量化功能。對於中段位所採用抽頭延遲線法產生的量化誤差t5，該誤差時間由低段位環形遊標型時間數字轉換模塊完成進一步的量化處理，實現更高精度測量。三段式高精度時間數字轉換中各段量化時間的原理各不相同，高段位量化是計數器計數、中段位量化是時鐘周期相位分辨、低段位是兩延遲環振的相位追趕。高段位、中段位以及低段位所得量化值經解碼並順序串聯拼接，統一整合為二進位數據，最終完成統一的轉換數據輸出。三段式高精度時間數字轉換中，中段位抽頭延遲線型時間數字轉換模塊向上計數可拓展測量範圍，向下分辨可實現更高的檢測精度，有效擴展時間測量的動態範圍。相比傳統兩段式結構，在同一輸入時鐘和基本延遲控制條件情況下，三段式TDC可以達到更高的測量解析度，或者在相同的檢測精度條件下，三段式TDC的時鐘頻率顯著下降，帶來系統功耗的明顯降低。
[0023]雙環延遲鎖相環包括第一 DLL和第二 DLL，兩環共用同一外部輸入時鐘，利用反饋所用的多相時鐘節點不同特性，對兩個鑑頻鑑相器的不同輸入端信號處理，從而產生兩個穩定的延遲時間，且兩者存在精確的計算關係，從而實現了兩種延遲時間不同的延遲單元，避免時鐘不同帶來的相位抖動和噪聲幹擾問題，為三段式高精度時間數字轉換中所有延遲單元提供精準的延遲控制，保證系統中所用延遲單元的延遲時間穩定；具體為，在中段位量化中，雙環延遲鎖相環的第一 DLL根據外部輸入的周期為T1的時鐘均勻移相得到周期為T2的時鐘後提供抽頭延遲線型時間數字轉換模塊所需的延遲鏈；在低段位量化中，雙環延遲鎖相環在外部輸入時鐘信號不變的情況下，通過第一 DLL和第二 DLL提供環形遊標型時間數字轉換模塊所需的差分延遲。此外，本方案中通過一個雙環延遲鎖相環同時為三段式高精度時間數字轉換中所有延遲單元提供精準的延遲控制，相比於通過不同模塊給中段位和低段位量化分別提供延遲，節省了電路面積和功耗。
[0024]雙環延遲鎖相環中採用編程控制模式控制延遲鏈長度，實現延遲鏈長度為n，n+1至n，n+k多級選擇控制，從而解析度可以實現從tM/n2至k*tM/n2切換。相比於現有技術中的η個延遲單元增加了 k個延遲單元，通過增加的調節因子k，能夠根據需要控制k因子來調節精度。TDC的解析度僅由雙環延遲鎖相環的兩個延遲單元的延遲時間差決定，TDC量化精度突破了基本延遲單元時間限制，理論上可達到皮秒級的時間檢測解析度。同時，DLL能夠自主調節壓控電壓的大小來抑制壓控延遲單元的延遲時間的變化，在DLL反饋調節控制下，延遲單元延遲時間和環振頻率相位噪聲低。
[0025]在三段式高精度時間數字轉換中，中段位量化位建立於第一 DLL的多相時鐘，採用異步採樣方式，將第一 DLL的多相時鐘作為第一至第η個D觸發器的時鐘端信號，採集多相位時鐘上升沿到來時Stop信號狀態。所採集狀態全部在動態或門中進行選擇，根據動態或門的輸出結果，即可檢測脈衝信號Stop上升沿到來時隨之到來的時鐘上升沿Systop。針對異步採樣D觸發器的輸出上升沿到達的先後順序，可判斷中段位對應所測時間。在採集低段位量化所用的起始時刻Systart信號時，第(n+1)個D觸發器的時鐘端連接高電平，其數據端連接Stop信號，第(n+1)個D觸發器的輸出端通過連接的第二動態或門輸出採集到的Stop信號作為起始時刻Systart信號，Stop信號也經過等同結構的電路做相應的匹配延時，兩個動態或門可以讓電路中只存在動態功耗，避免靜態電流。和靜態或門相比，在多級扇入情況下，動態或門可以大大減小電路面積，並且避免靜態或門由於多級扇入導致的延遲時間變大引起的傳輸延遲。低段位將可測兩脈衝信號間時間差(Systop-Systart)轉換為環形遊標型時間數字轉換模塊中兩個受DLL調控的對應環振相位差值，並轉化為頻率差值進行低段計數。即低環形遊標型時間數字轉換模塊中，「慢」環追趕上「快」環時，計數停止並將計數結果鎖存至低段計數器中。此外，DLL電路由於防錯鎖電路和可編程延遲線，擴大了其鎖定範圍，從而TDC電路可實現寬動態測量，可以通過更改外部輸入時鐘頻率實現電路既可以配置到高精度、高分辨模式；也可配置到寬範圍低精度模式。
[0026]綜上所述，三段式TDC結構中的低段位把Stop信號和Start信號之間的時間差轉化為雙環形遊標型時間數字轉換模塊中雙環的兩頻率間初相差，代替兩段式TDC以及常規三段式TDC中延遲單元延遲時間作為基本時間分辨單位，使得解析度突破延遲單元的本徵延遲。且產生頻率的環振延遲精確受雙環延遲鎖相環調控，通過控制邏輯將此差值用計數器表示出來。此種結構理論上可以在計數器每加一位情況下將解析度提高一倍，從而表示出更精確的時間測量。
【專利附圖】
【附圖說明】
[0027]圖1是一種基於雙環DLL的三段式高精度時間數字轉換方法流程圖；
[0028]圖2是一種基於雙環DLL的三段式高精度時間數字轉換的時間測量原理圖；
[0029]圖3是一種基於雙環DLL的三段式高精度時間數字轉換電路框圖；
[0030]圖4是應用於本發明三段式高精度時間數字轉換的雙環延遲鎖相環結構電路圖；
[0031]圖5是高段位量化電路圖；
[0032]圖6是邊沿檢測電路圖；
[0033]圖7是低段位量化電路圖；
[0034]圖8是低段位量化原理圖。
【具體實施方式】
[0035]下面結合附圖對本發明作更進一步的說明。
[0036]實施例:一種基於雙環DLL的三段式高精度時間數字轉換方法，如圖1、圖2所示，包括如下步驟:
[0037]步驟(I)，高段位量化:通過周期為T1的時鐘對待測時間進行計數式粗測量，所得粗測時間Ii1T1為高段位量化值，其中Ii1為計數式粗測量的計數值；
[0038]步驟(2)，中段位量化:採用抽頭延遲線法，通過周期為T2的時鐘對待測時間的結束時刻Stop信號在周期T1的時鐘中的位置進行測量，得到結束時刻Stop信號在周期為T2的時鐘中的相對位置，進而得到中段位量化值t3 = n2T2，其中η2為抽頭延遲線法的計數值；其中，通過一個雙環延遲鎖相環提供延遲單元時間T2，周期為T1的時鐘作為該雙環延遲鎖相環的外部輸入時鐘CLK;
[0039]步驟(3)，低段位量化:採用差分延遲法對t5時間進行測量，該〖5時間為結束時刻Stop信號在周期為T2的時鐘中的相對位置與該位置的下一個T2時鐘周期的上升沿之間的時間間隔，得到低段位量化值(T2_t5);其中，結束時刻Stop信號作為低段位量化的起始時刻Systart信號，結束時刻Stop信號在周期為T2的時鐘中的相對位置的下一個T2時鐘周期的上升沿作為步驟(3)中低段位量化的結束時刻Systop信號；在採用差分延遲法對&時間進行測量時，通過步驟(2)中所用的雙環延遲鎖相環提供差分延遲，周期為T1的時鐘仍作為該雙環延遲鎖相環的外部輸入時鐘CLK ；
[0040]步驟(4)，將高段位量化值、中段位量化值以及低段位量化值相加得到時間數字轉換結果 Ttqf = Ii1Wt4 = nJi+Wtg。
[0041]在步驟(3)中採用差分延遲法對t5時間進行測量時，雙環延遲鎖相環中的延遲鏈長度採用編程控制模式控制，實現延遲鏈長度為n，n+1至n，n+k多級選擇控制，從而實現解析度從tM/n2至k*tM/n2切換，其中k為精度調節因子，tCLK為雙環延遲鎖相環的兩環共用的外部輸入時鐘CLK的周期，tCLK = V
[0042]如圖3所示，一種基於雙環DLL的三段式高精度時間數字轉換電路，包括7bit可配置型線性反饋移位寄存器、初相調整電路、邊沿檢測電路、抽頭延遲線型時間數字轉換模塊、雙環延遲鎖相環、環形遊標型時間數字轉換模塊、數據讀出單元。其中:雙環延遲鎖相環包括第一 DLL和第二 DLL，周期為T1的時鐘作為雙環延遲鎖相環共用的外部輸入時鐘輸入到所述雙環延遲鎖相環。
[0043]時間檢測的起始時刻Start信號由轉換電路同步，結束時刻Stop信號由傳感器感應後產生並輸入到轉換電路，因此相對固定的Start時刻，Stop信號產生的時刻隨機變化。TDC完成對Start-Stop之間時段的精確量化。
[0044]初相調整電路用於控制Start信號與周期為T1的時鐘沿同步後輸入到7bit可配置型線性反饋移位寄存器的輸入端。通過初相調整電路控制Start信號與周期為T1的時鐘沿同步，使得初始相位誤差為0，這樣測量誤差主要來自信號時鐘頻率(測量尺度標準)的偏差，以及隨機Stop信號產生的量化誤差。
[0045]如圖5所示為高段位量化電路結構圖，由7bit可配置型線性反饋移位寄存器構成。LFSR通過一個同或門的邏輯控制，將輸出反饋給第一個觸發器的數據信號輸入端，使得計數器的狀態位不斷跳變，直到所有7位狀態完成一次循環，實現計數。每當時鐘信號上升沿到來時，所有DFF狀態順移一位，致使各結點狀態產生相應變化。由於同或運算輸入和輸出信號的選取滿足N-bit LFSR本原多項式的約束，因此在給定初始狀態下(這裡排除全部Q = I的初態)，環路結點Q構成的狀態數為2N-1，時鐘周期數與特定LFSR狀態一一對應。
[0046]當EN信號為高時，內部環振為LFSR提供高頻時鐘信號，LFSR工作在計數模式；當EN信號變低後，外接低頻時鐘(埠為Low_ck)為LFSR提供時鐘信號，LFSR工作在傳輸模式。計數停止後，數據保存在LFSR中，通過接口逐位串行輸出。計數與寄存讀出的復用結構，減免了寄存模塊的面積，並且降低了功耗。LFSR狀態對應的二進位數字量具有偽隨機性數的性質，無法直接反映計數周期數，在狀態鎖定後，需要通過解碼表查找其對應的二進位數得到計數時間。也就是說LFSR非二進位偽隨機數計數器需要附加解碼電路，才能得到與計數周期數直接對應的二進位數字量。7bit可配置型線性反饋移位寄存器根據Stop信號以及同步後的Start信號，通過周期為T1的時鐘對待測時間進行計數式的粗測量後，得到高段位量化值Ii1T1，其中Ii1為計數式粗測量的計數值。具體為:當Start信號到來時，該時刻點後的周期為T1的時鐘信號的第一個上升沿觸發7bit可配置型線性反饋移位寄存器計數，即由周期為T1的時鐘信號直接提供給7bit可配置型線性反饋移位寄存器進行高段位粗計數時間測量。對於7bit可配置型線性反饋移位寄存器採用二進位計數器，Ii1直接對應計數器的狀態輸出，對於非二進位計數器，需要增加解碼電路將計數器各節點狀態輸出解碼成二進位數；
[0047]雙環延遲鎖相環的第一 DLL將周期將T1的時鐘均勻相位移得到周期為T2的時鐘後輸入到抽頭延遲線型時間數字轉換模塊，該抽頭延遲線型時間數字轉換模塊採樣第一DLL的延遲鏈多相位時鐘，對待測時間的結束時刻Stop信號在周期T1的時鐘中的位置進行測量，得到結束時刻Stop信號在周期為T2的時鐘中的相對位置，進而得到中段位量化值t3=Ii2T2，其中n2為抽頭延遲線法的計數值。中段位量化起承上啟下的作用，其量程為高段位量化的解析度，或最大量化誤差，而中段位的解析度或最大量化誤差決定了低段位量化的測量量程，從而也間接的影響到系統的最終解析度。
[0048]在中段量化結束後，Stop信號與下一個T2時鐘周期的上升沿會產生一個t5的剩餘時間，因此中段量化誤差t4 = T2-t5。邊沿檢測電路用於檢測Stop信號上升沿的到來並將該Stop信號作為低段位量化的起始時刻Systart信號輸入到環形遊標型時間數字轉換模塊，同時檢測Stop信號在周期為T2的時鐘中的相對位置的下一個T2時鐘周期的上升沿並作為低段位量化的結束時刻Systop信號輸入到環形遊標型時間數字轉換模塊。其中，如圖6所示，邊沿檢測電路包括(n+1)個D觸發器、第一動態或門以及第二動態或門。結束時刻Stop信號分別輸入到(n+1)個D觸發器的數據輸入端，第一至第η個D觸發器的時鐘端依次連接雙環延遲鎖相環中第一 DLL的延遲鏈多相位時鐘，第一至第η個D觸發器的輸出端依次連接第一動態或門的第一至第η個輸入端，第一動態或門的輸出端用於輸出所述Systop信號；第(n+1)個D觸發器的時鐘端連接高電平，第(n+1)個D觸發器的輸出端連接第二動態或門的第一輸入端，第二動態或門的輸出端用於輸出所述Systart信號；其中η=T1A2, η為整數。
[0049]如圖4所示的雙環延遲鎖相環結構電路圖，雙環延遲鎖相環電路由一個快速和一個慢速DLL環組成，分別稱之為第一 DLL和第二 DLL。兩個DLL都由鑑頻鑑相器、電荷泵和延遲鏈等功能模塊組成。其中第一 DLL定義為系統主DLL，其延遲鏈由n+1到n+k多級選擇控制延遲單元組成，從而可以實現解析度從tM/n2至k*tM/n2切換。增加了 k的調節因子，根據需要控制k因子來調節精度，邏輯控制由二選一開關和相應邏輯控制實現。第一 DLL選用了其中前η級進行鎖定，每級延遲時間為tf，第二 DLL延遲鏈由η級延遲單元構成，在η級輸出鎖定，每級延遲為ts。第一 DLL中第(n+k)級延時單元的輸出匹配第二 DLL的第η級輸出，從而兩環在同一時鐘輸入頻率下得到兩個穩定的不同延遲時間，且有ts>tf。因此，分別從第一 DLL和第二 DLL的電荷泵(CP)輸出得到的偏置電壓VemF和Vems能夠輸出到環形遊標型時間數字轉換模塊的差值鏈上，從而使差值信號k(ts-tf)穩定。雙環DLL的好處在於兩環共用了同一個外部輸入時鐘，並使兩延時單元建立起聯繫，得到穩定的延遲差值。當k = I時精度最高，下面對k = I的情況進行分析。根據DLL鑑頻鑑相器的工作原理，兩個延遲線在相同的參考時鐘驅動下，可有
[0050]nts = (n+1) tf(2)
[0051]第一 DLL在第η級輸出鎖定，則ntf = tCLK,對公式2變形可得
[0052]ts = (tCLK/n) X (n+l)/n = tCLKX (n+l)/n2 (3)
[0053]式中周期tM作為輸入時鐘的參考周期信號，利用差值ts_tf作為最小解析度實施時間測量，得到的低段TDC量化誤差可由公式4表示。
[0054]Atr = ts-tf = [?ακ(η+1)/η2]-[?ακ/η] = tCLK/n2(4)
[0055]在固定時鐘周期下，雖然延遲鏈的延遲單元各不相同，但單元延遲總體上與延遲鏈中的延遲單元數量成反比，而以上量化誤差則與延遲單元數的平方成反比。顯然，兩段式TDC量化誤差被限制在延遲單元的延遲時間上，而三段式TDC則突破了這種局限，且η越大，量化誤差降低的效果越明顯。
[0056]環形遊標型時間數字轉換模塊根據雙環延遲鎖相環的第一 DLL和第二 DLL輸出的延遲時間，對接收的Systart信號和Systop信號之間的時間間隔進行量化，得到低段位量化值t5。如圖7所示，環形遊標型時間數字轉換模塊的計數由Fast延遲環和Slow延遲環組成,兩延遲環的延遲單元受第一 DLL和第二 DLL中Vctku^P Vcms壓控電壓調控，從而構成兩個初相確定但頻率值不同的的環振。如圖8所示，當低段位TDC接收到Systart和Systop信號後，兩個環振能夠將兩脈衝信號的延時差轉化為延遲振蕩環的相位差，由於Ff頻率較高，它的上升沿將慢慢逼近Fs的上升沿，通過後續的控制邏輯當Systop追趕上Systart時，環形遊標型時間數字轉換模塊中的計數器停止計數，解析度為兩延遲單元的差值。控制邏輯模塊由兩個DFF和一個與門構成。DFFl檢測何時Ff的上升沿趕上Fs的上升沿，DFF2記錄前一個DFF上一次的狀態。初始狀態兩個DFF的Q輸出均為I，QB輸出均為0，此時與門輸出為0，兩個DFF同時工作時，DFFl的QB輸出為1，DFF2的Q輸出為I時與門輸出才為I，停止對低段位LFSR的計數。
[0057]數據讀出單元用於依次將可配置型線性反饋移位寄存器得到的高段位量化值、抽頭延遲線型時間數字轉換模塊得到的中段位量化值、以及環形遊標型時間數字轉換模塊得到的低段位量化值順序串聯拼接後，輸出時間數字轉換結果Itof = nWW
[0058]以上所述僅是本發明的優選實施方式，應當指出:對於本【技術領域】的普通技術人員來說，在不脫離本發明原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應視為本發明的保護範圍。
【權利要求】
1.一種基於雙環DLL的三段式高精度時間數字轉換方法，其特徵在於，包括如下步驟: 步驟(I)，高段位量化:通過周期為T1的時鐘對待測時間進行計數式粗測量，所得粗測時間Ii1T1為高段位量化值，其中Ii1為計數式粗測量的計數值； 步驟(2)，中段位量化:採用抽頭延遲線法，通過周期為T2的時鐘對待測時間的結束時刻Stop信號在周期T1的時鐘中的位置進行測量，得到結束時刻Stop信號在周期為T2的時鐘中的相對位置，進而得到中段位量化值t3 = n2T2，其中η2為抽頭延遲線法的計數值；步驟(3)，低段位量化:採用差分延遲法對t5時間進行測量，所述t5時間為結束時刻Stop信號在周期為T2的時鐘中的相對位置與該位置的下一個T2時鐘周期的上升沿之間的時間間隔，得到低段位量化值(T2_t5);其中，結束時刻Stop信號作為低段位量化的起始時刻Systart信號，結束時刻Stop信號在周期為T2的時鐘中的相對位置的下一個T2時鐘周期的上升沿作為所述步驟(3)中低段位量化的結束時刻Systop信號； 步驟(4)，將所述高段位量化值、中段位量化值以及低段位量化值相加得到時間數字轉換結果 Ttqf = nJi+i^+W
2.根據權利要求1所述的一種基於雙環DLL的三段式高精度時間數字轉換方法，其特徵在於，通過一個雙環延遲鎖相環分別提供所述步驟(2)中採用抽頭延遲線法進行中段位量化時的延遲單元時間T2，以及所述步驟(3)中採用差分延遲法進行低段位量化時的差分延遲，所述步驟(I)中周期為T1的時鐘作為所述雙環延遲鎖相環的外部輸入時鐘CLK。
3.根據權利要求2所述的一種基於雙環DLL的三段式高精度時間數字轉換方法，其特徵在於，所述雙環延遲鎖相環中的延遲鏈長度採用編程控制模式控制，實現延遲鏈長度為η, η+1至n，n+k多級選擇控制，從而實現解析度從tM/n2至k*tM/n2切換，其中k為精度調節因子，tCLK為雙環延遲鎖相環的兩環共用的外部輸入時鐘CLK的周期。
4.一種基於雙環DLL的三段式高精度時間數字轉換電路，其特徵在於，包括可配置型線性反饋移位寄存器、初相調整電路、邊沿檢測電路、抽頭延遲線型時間數字轉換模塊、雙環延遲鎖相環、環形遊標型時間數字轉換模塊、數據讀出單元；其中:所述雙環延遲鎖相環包括第一 DLL和第二 DLL，周期為T1的時鐘作為雙環延遲鎖相環共用的外部輸入時鐘輸入到所述雙環延遲鎖相環； 所述初相調整電路用於控制Start信號與周期為T1的時鐘沿同步後輸入到所述可配置型線性反饋移位寄存器的輸入端； 所述可配置型線性反饋移位寄存器根據Stop信號以及所述同步後的Start信號，通過周期為T1的時鐘對待測時間進行計數式的粗測量後，得到高段位量化值Ii1T1，其中Ii1為計數式粗測量的計數值； 所述雙環延遲鎖相環的第一 DLL將周期將T1的時鐘均勻相位移得到周期為T2的時鐘後輸入到所述抽頭延遲線型時間數字轉換模塊，所述抽頭延遲線型時間數字轉換模塊採樣第一 DLL的延遲鏈多相位時鐘，對待測時間的結束時刻Stop信號在周期T1的時鐘中的位置進行測量，得到結束時刻Stop信號在周期為T2的時鐘中的相對位置，進而得到中段位量化值t3 = n2T2，其中η2為抽頭延遲線法的計數值； 所述邊沿檢測電路用於檢測Stop信號的到來並將該Stop信號作為低段位量化的起始時刻Systart信號輸入到所述環形遊標型時間數字轉換模塊，同時檢測Stop信號在周期為T2的時鐘中的相對位置的下一個T2時鐘周期的上升沿並作為低段位量化的結束時刻Systop信號輸入到所述環形遊標型時間數字轉換模塊； 所述環形遊標型時間數字轉換模塊根據所述雙環延遲鎖相環的第一 DLL和第二 DLL輸出的延遲時間，對接收的Systart信號和Systop信號之間的時間間隔進行量化，得到低段位量化值t5 ； 所述數據讀出單元用於依次將可配置型線性反饋移位寄存器得到的高段位量化值、抽頭延遲線型時間數字轉換模塊得到的中段位量化值、以及環形遊標型時間數字轉換模塊得到的低段位量化值順序串聯拼接後輸出時間數字轉換結果。
5.根據權利要求4所述的一種基於雙環DLL的三段式高精度時間數字轉換電路，其特徵在於，所述邊沿檢測電路包括(n+1)個D觸發器、第一動態或門以及第二動態或門；所述結束時刻Stop信號分別輸入到(n+1)個D觸發器的數據輸入端，所述第一至第η個D觸發器的時鐘端依次連接所述雙環延遲鎖相環中第一 DLL的延遲鏈多相位時鐘，所述第一至第η個D觸發器的輸出端依次連接所述第一動態或門的第一至第η個輸入端，所述第一動態或門的輸出端用於輸出所述Systop信號；所述第(n+1)個D觸發器的時鐘端連接高電平，所述第(n+1)個D觸發器的輸出端連接所述第二動態或門的第一輸入端，所述第二動態或門的輸出端用於輸出所述Systart信號；其中n = T1A2, η為整數。
6.根據權利要求5所述的一種基於雙環DLL的三段式高精度時間數字轉換電路，其特徵在於，所述雙環延遲鎖相環中第一 DLL的延遲鏈包括(n+k)個延遲單元，k為精度調節因子。
【文檔編號】H03L7/08GK104320130SQ201410510842
【公開日】2015年1月28日 申請日期:2014年9月28日 優先權日:2014年9月28日
【發明者】吳金, 宋科, 孫東辰, 暢靈庫, 鄭麗霞, 李超, 孫偉峰 申請人:東南大學