一種用於共源架構嵌入式快閃記憶體的字線驅動電路及其方法與流程
2023-10-24 23:36:37
本發明涉及一種字線驅動電路，特別是涉及一種用於共源架構嵌入式快閃記憶體的字線驅動電路及其方法。
背景技術：
隨著消費水平的提高，以及集成電路技術的不斷進步，消費電子產業已經逐漸從家用電子市場過渡到移動電子市場。現在手機、手提電腦及數位音樂播放器等等都已經遍布大街小巷，EFLASH存儲器通過存儲程序代碼和用戶數據，使這些得以實現。隨著工藝水平不斷提高，以及EFLASH存儲容量越來越大，導致EFLASH存儲器電路面積越來越大。
EFLASH存儲器的WL(字線)驅動電路是一種根據EFLASH存儲器各個操作模式傳輸相應電壓的電路，其負載是存儲陣列各行所有的選擇MOS(Metal Oxide Semiconductor)管的柵端。圖1為專用源DSL(Dedicated Source Line)結構嵌入式EFLASH的WL(字線)驅動電路結構圖，其由行地址解碼器101、電平位移電路102、第一緩衝器103和輸出緩衝器104組成，第一緩衝器通常為多級反相器，圖中為一個反相器INV0，輸出緩衝器40由PMOS管PM0與NMOS管NM0級聯組成，圖2為DSL結構EFLASH輸入輸出在各個操作模式對應的電壓示意圖，讀出時，被選擇行地址解碼輸出xgwl為晶片工作電壓vdd，驅動電路工作電壓VRD為電壓vdd_rd，經驅動電路處理後，字線WL輸出為電壓vdd_rd，非選擇行由於地址解碼輸出xgwl為低/「0」；擦除時，被選擇行和非選擇行地址解碼輸出xgwl均為晶片工作電壓vdd，驅動電路工作電壓VRD均為電壓vdd_rd，經驅動電路處理後，字線WL輸出均為電壓vdd_rd；編程時，被選擇行和非選擇行地址解碼輸出xgwl均為低/「0」，驅動電路工作電壓VRD均為晶片工作電壓vdd，經驅動電路處理後，字線WL輸出均為晶片工作電壓vdd。共源CSL(Common Source Line，以下簡稱CSL)架構和專用源DSL架構是SONOS FLASH的兩種結構，前者面積相對後者要小。由於存儲陣列結構的不同，導致存儲單元操作原理及各操作模式的操作電壓都會有所不同，相應的，信號的驅動電路也有所不同，在編程模式，CSL結構EFLASH存儲器的WL驅動電路輸出負壓，如果僅僅將圖1中的NM0的源端輸入改成負壓，那麼PM0的耐壓和面積會成為WL驅動電路的瓶頸。另外，WL驅動電路是存儲陣列行數對應的，換句話說，EFLASH存儲容量越大，WL驅動電路部分面積也會很大。因此實有必要提出一種技術手段，以實現一種能夠實現功能並滿足面積要求的CSL(Common Source Line，以下簡稱CSL)結構EFLASH的WL驅動電路。
技術實現要素：
為克服上述現有技術存在的不足，本發明之目的在於提供一種用於共源架構嵌入式快閃記憶體的字線驅動電路及其方法，其不僅能夠實現CSL結構EFLASH的WL驅動電路功能，而且面積消耗小。
為達上述及其它目的，本發明提出一種用於共源架構嵌入式快閃記憶體的字線驅動電路，包括：
行地址解碼器，用於進行行地址解碼；
電平位移電路，用於將該行地址解碼器輸出的高低電平轉換為字線驅動電路工作電壓下的高低電平；
第一緩衝器，用於隔離該電平位移電路與輸出緩衝器；
輸出緩衝器，連接行輸出電源與負電源，以產生該嵌入式快閃記憶體所需的字線電壓。
進一步地，該輸出緩衝器包括級聯的一PMOS管PM0與一NMOS管NM0，該PMOS管PM0與NMOS管NM0的柵極連接該第一緩衝器的輸出端，該PMOS管PM0的源極接行輸出電源，其襯底接該字線驅動電路工作電壓，該NMOS管NM0的源極和襯底接負電源，該PMOS管PM0與NMOS管NM0的漏極相連構成字線驅動電路的輸出字線電壓。
進一步地，該電平位移電路的電源連接該字線驅動電路工作電壓，其輸出連接該第一緩衝器的輸入。
進一步地，在讀操作時，經過該行地址解碼器解碼，被選擇行的地址解碼的輸出為晶片工作電壓vdd，非選擇行的地址解碼的輸出為低/0V，設計使得此時的驅動電路工作電壓、行輸出電源均為電壓vdd_rd，且負電源為0V，經過該電平位移電路實現電壓vdd到電壓vdd_rd的轉換，經過該第一緩衝器緩衝後再經過該輸出緩衝器驅動後，被選擇行的字線電壓為vdd_rd，非選擇行的字線電壓為0V。
進一步地，在擦除操作時，經過該行地址解碼器解碼，被選擇行和非選擇行的地址解碼的輸出均為晶片工作電壓vdd，設計使得此時該字線驅動電路工作電壓、行輸出電源均為電壓vdd，且負電源為0V，經過該電平位移電路後電平沒有變化，經過該第一緩衝器緩衝後再經過該輸出緩衝器驅動後，被選擇行和非選擇行的字線電壓均為vdd。
進一步地，在編程操作時，經過該行地址解碼器解碼，被選擇行和非選擇行的地址解碼的輸出均為0V，設計使得此時字線驅動電路工作電壓為vdd，行輸出電源為高阻，且負電源為負高壓vneg，經過該電平位移電路後電平沒有變化，經過該第一緩衝器緩衝後輸出電壓vdd，再經過該輸出緩衝器驅動後輸出負高壓vneg，即被選擇行和非選擇行的字線WL電壓均為負高壓vneg，並且在設計時使得此時該輸出緩衝器的PMOS管的源端為高阻，保證該輸出緩衝器的PMOS管的源漏端的壓差滿足耐壓要求。
為達到上述目的，本發明還提供一種用於共源架構嵌入式快閃記憶體的字線驅動方法，包括如下步驟：
步驟一，利用行地址解碼器進行行地址解碼；
步驟二，利用電平位移電路將該行地址解碼器輸出的高低電平轉換為字線驅動電路工作電壓下的高低電平；
步驟三，利用第一緩衝器將該電平位移電路的輸出緩衝後輸出至一輸出緩衝器；
步驟四，利用該連接行輸出電源與負電源的輸出緩衝器產生該嵌入式快閃記憶體所需的字線電壓。
進一步地，在讀操作時，經過該行地址解碼器解碼，被選擇行的地址解碼的輸出為晶片工作電壓vdd，非選擇行的地址解碼的輸出為低/0V，設計使得此時的驅動電路工作電壓、行輸出電源均為電壓vdd_rd，且負電源為0V，經過該電平位移電路實現電壓vdd到電壓vdd_rd的轉換，經過該第一緩衝器緩衝後再經過該輸出緩衝器驅動後，被選擇行的字線電壓為vdd_rd，非選擇行的字線電壓為0V。
進一步地，在擦除操作時，經過該行地址解碼器解碼，被選擇行和非選擇行的地址解碼的輸出均為晶片工作電壓vdd，設計使得此時該字線驅動電路工作電壓、行輸出電源均為電壓vdd，且負電源為0V，經過該電平位移電路後電平沒有變化，經過該第一緩衝器緩衝後再經過該輸出緩衝器驅動後，被選擇行和非選擇行的字線電壓均為vdd。
進一步地，在編程操作時，經過該行地址解碼器解碼，被選擇行和非選擇行的地址解碼的輸出均為0V，設計使得此時字線驅動電路工作電壓為vdd，行輸出電源為高阻，且負電源為負高壓vneg，經過該電平位移電路後電平沒有變化，經過該第一緩衝器緩衝後輸出電壓vdd，再經過該輸出緩衝器驅動後輸出負高壓vneg，即被選擇行和非選擇行的字線WL電壓均為負高壓vneg，並且在設計時使得此時該輸出緩衝器的PMOS管的源端為高阻，保證該輸出緩衝器的PMOS管的源漏端的壓差滿足耐壓要求。
與現有技術相比，本發明一種用於共源架構嵌入式快閃記憶體的字線驅動電路及其方法，其不僅能夠實現CSL結構EFLASH的WL驅動電路功能，而且面積消耗小。
附圖說明
圖1為專用源DSL(Dedicated Source Line)結構嵌入式EFLASH的WL(字線)驅動電路結構圖；
圖2為DSL結構EFLASH輸入輸出在各個操作模式對應的電壓示意圖；
圖3為本發明一種用於共源架構嵌入式快閃記憶體的字線驅動電路的結構示意圖；
圖4為本發明之用於共源架構嵌入式快閃記憶體的字線驅動電路的操作電壓示意圖；
圖5為本發明一種用於共源架構嵌入式快閃記憶體的字線驅動方法的步驟流程圖。
具體實施方式
以下通過特定的具體實例並結合附圖說明本發明的實施方式，本領域技術人員可由本說明書所揭示的內容輕易地了解本發明的其它優點與功效。本發明亦可通過其它不同的具體實例加以施行或應用，本說明書中的各項細節亦可基於不同觀點與應用，在不背離本發明的精神下進行各種修飾與變更。
圖3為本發明一種用於共源架構嵌入式快閃記憶體的字線驅動電路的結構示意圖。如圖3所示，本發明一種用於共源架構嵌入式快閃記憶體的字線驅動電路，包括：行地址解碼器10、電平位移電路20、第一緩衝器30和輸出緩衝器40。
其中，行地址解碼器10，用於進行行地址解碼，其工作電壓為晶片工作電壓vdd；電平位移電路20，用於將工作於晶片工作電壓下的行地址解碼器10輸出的高低電平轉換為字線驅動電路工作電壓VRD下的高低電平；第一緩衝器30，用於隔離電平位移電路20和輸出緩衝器40；輸出緩衝器40由PMOS管PM0與NMOS管NM0級聯組成，連接行輸出電源與負電源，用於產生嵌入式快閃記憶體EFLASH所需的字線電壓WL。
行地址解碼器10的輸出連接電平位移電路20的輸入，行地址解碼器10電源連接晶片工作電壓vdd，平位移電路20的電源連接驅動電路工作電壓VRD，電平位移電路20的輸出連接第一緩衝器30的輸入，其電源連接驅動電路工作電壓VRD，第一緩衝器30的輸出連接輸出緩衝器40的輸入端即PMOS管PM0與NMOS管NM0的柵極，PMOS管PM0的源極接行輸出電源VWL，其襯底接驅動電路工作電壓VRD，NMOS管NM0的源極和襯底接負電源VN，PMOS管PM0與NMOS管NM0的漏極相連構成字線驅動電路的輸出WL。
通過本發明，可以實現CSL結構EFLASH的WL驅動電路功能，其相應的操作電壓請參考圖4。以下將配合圖3及圖4進一步說明本發明的工作原理：
1、在讀操作時，經過行地址解碼器10解碼，被選擇行的地址解碼輸出xgwl為晶片工作電壓vdd，非選擇行的地址解碼輸出xgwl為低/0V，設計使得此時的驅動電路工作電壓VRD、行輸出電源VWL均為電壓vdd_rd，且負電源VN為0V，經過電平位移電路20(level-shifter，電平轉換)實現vdd到vdd_rd的轉換，經過第一緩衝器30緩衝後再經過輸出緩衝器40驅動後，被選擇行的字線WL電壓為vdd_rd，非選擇行由於地址解碼輸出xgwl為低/「0」，相應地，其字線電壓WL電壓為0V；
2、在擦除操作時，經過行地址解碼器10解碼，被選擇行和非選擇行的地址解碼輸出xgwl均為晶片工作電壓vdd，設計使得此時驅動電路工作電壓VRD、行輸出電源VWL均為電壓vdd，且負電源VN為0V，經過電平位移電路20(llevel-shifter，電平轉換)後電平沒有變化，經過第一緩衝器30緩衝後再經過輸出緩衝器40驅動後，被選擇行和非選擇行的字線WL電壓均為vdd；
3、在編程操作時，經過行地址解碼器10解碼，被選擇行和非選擇行的地址解碼輸出xgwl均為0V，設計使得此時VRD信號為vdd，行輸出電源VWL(連接PMOS管的源極)為高阻，且負電源VN為負高壓vneg，經過電平位移電路20(level-shifter，電平位移)後電平沒有變化，經過第一緩衝器30緩衝後輸出vdd，再經過輸出緩衝器驅動後輸出負高壓vneg，即被選擇行和非選擇行的字線WL電壓均為負高壓vneg，並且在設計時使得此時輸出緩衝器40的PMOS管的源端為高阻，保證輸出緩衝器40的PMOS管的源漏端的壓差滿足耐壓要求，最後的字線(WL)驅動電路的面積也滿足要求。
圖5為本發明一種用於共源架構嵌入式快閃記憶體的字線驅動方法的步驟流程圖。如圖5所示，本發明一種用於共源架構嵌入式快閃記憶體的字線驅動方法，包括如下步驟：
步驟501，利用行地址解碼器進行行地址解碼；
步驟502，利用電平位移電路將該行地址解碼器輸出的高低電平轉換為字線驅動電路工作電壓下的高低電平；
步驟503，利用第一緩衝器將該電平位移電路的輸出緩衝後輸出至一輸出緩衝器；
步驟504，利用利用連接行輸出電源與負電源的輸出緩衝器產生該嵌入式快閃記憶體所需的字線電壓。
在讀操作時，經過行地址解碼器解碼，被選擇行的地址解碼輸出xgwl為晶片工作電壓vdd，非選擇行的地址解碼輸出xgwl為低/0V，設計使得此時的驅動電路工作電壓VRD、行輸出電源VWL均為電壓vdd_rd，且負電源VN為0V，經過電平位移電路實現vdd到vdd_rd的轉換，經過第一緩衝器緩衝後再經過輸出緩衝器驅動後，被選擇行的字線WL電壓為vdd_rd，非選擇行由於地址解碼輸出xgwl為低/「0」，相應地，其字線電壓WL電壓為0V。
在擦除操作時，經過該行地址解碼器解碼，被選擇行和非選擇行的地址解碼的輸出均為晶片工作電壓vdd，設計使得此時該字線驅動電路工作電壓、行輸出電源均為電壓vdd，且負電源為0V，經過該電平位移電路後電平沒有變化，經過該第一緩衝器緩衝後再經過該輸出緩衝器驅動後，被選擇行和非選擇行的字線電壓均為vdd。
在編程操作時，經過該行地址解碼器解碼，被選擇行和非選擇行的地址解碼的輸出均為0V，設計使得此時字線驅動電路工作電壓為vdd，行輸出電源為高阻，且負電源為負高壓vneg，經過該電平位移電路後電平沒有變化，經過該第一緩衝器緩衝後輸出電壓vdd，再經過該輸出緩衝器驅動後輸出負高壓vneg，即被選擇行和非選擇行的字線WL電壓均為負高壓vneg，並且在設計時使得此時該輸出緩衝器的PMOS管的源端為高阻，保證該輸出緩衝器的PMOS管的源漏端的壓差滿足耐壓要求，最後的字線(WL)驅動電路的面積也滿足要求。
可見，通過本發明，能夠實現CSL結構EFLASH的WL驅動電路功能，並且面積消耗小，本發明已經在實際設計中採用。
上述實施例僅例示性說明本發明的原理及其功效，而非用於限制本發明。任何本領域技術人員均可在不違背本發明的精神及範疇下，對上述實施例進行修飾與改變。因此，本發明的權利保護範圍，應如權利要求書所列。