一種延遲單元電路的製作方法
2023-10-24 03:52:17 1
一種延遲單元電路的製作方法
【專利摘要】本發明涉及一種延遲單元電路，該電路包括：信號輸入輸出埠、第一、二反相器、反饋控制模塊、節點node1、電源、電容和電阻；第一反相器輸入級與信號輸入埠連接，輸出級與節點連接，中間級兩端與電源、地連接；第二反相器輸入級與節點連接，輸出級與信號輸出埠連接，中間級兩端與電源、地連接；反饋控制模塊輸入級與信號輸入埠連接，輸出級與信號輸出端連接，中間級兩端與節點、地連接；電容連接於節點和地之間或者節點和電源之間；當輸入端信號從低變高后，信號經過第一反相器拉低，電容通過電阻向地放電，使節點電平逐漸由高變低，延遲了輸出端信號輸出，直到節點電壓低於翻轉電平時，信號輸出端電平立刻翻轉從低變高，反饋模塊導通，反饋模塊迅速拉低節點電平。
【專利說明】一種延遲單元電路
【技術領域】
[0001 ] 本發明屬於集成電路設計領域，具體涉及一種延遲單元電路。
【背景技術】
[0002]延遲單元電路，廣泛應用於各種集成電路中。延遲單元可以有效地控制電路中的瞬態過電壓和電壓突變，對電路起緩衝作用，並保護器件安全運行。有些時間較短的延遲單元不使用數字時鐘計時，而使用電阻電容形成延遲，由於電阻電容容易受到噪聲幹擾導致輸出異常。
[0003]例如圖1為現有技術的延遲單元電路。第一反相器包括第一 PMOS管(MPl)和第一NMOS (麗I)管，以下簡稱MP1、麗1，第二反相器包括第二 PMOS管(MP2)和第二 NMOS (麗2)管，以下簡稱MP2、MN2。IN為數位訊號輸入埠，OUT為延遲數位訊號輸出埠，當數位訊號輸入埠輸入信號從低電平變高電平時，MPl截止，麗I開啟，Cl通過限流電阻Rl向GND放電，圖2是現有技術的延遲單元電路波形圖。當節點nodel電平下降到低於由麗2，MP2組成的反相器翻轉電平時，數位訊號輸出埠電平翻轉從低變高。此時數位訊號輸入埠信號上升沿到數位訊號輸出埠信號上升沿之間有延遲，即延遲了數位訊號輸出埠信號的輸出。當電源出現較大噪聲時，則節點nodel電平在反相器翻轉電平附近受到幹擾，導致數位訊號輸出埠信號出現多次翻轉，進一步影響到輸出信號高低電平不穩定。圖3即為受到噪聲幹擾的延遲單元電路波形圖。
[0004]導致上述問題的根本原因在於節點nodel電平在反相器翻轉電平附近不穩定。增加反饋控制模塊，實現電容電壓儘快遠離後級信號放大電路的翻轉電平，是解決上述問題的有效途徑。
【發明內容】
[0005]本發明的目的是針對現有技術的不足，在延遲單元電路的基礎上，增加一個反饋控制模塊，從而提高延遲單元電路抗幹擾能力。
[0006]為實現上述目的，本發明設計了一種延遲單元電路驅動反饋控制的方法，所述延遲單元電路包括:數位訊號輸入埠、數位訊號輸出埠、第一反相器、第二反相器、反饋控制模塊、節點nodel、電源和電容；
[0007]所述第一反相器的輸入級與數位訊號輸入埠相連接，輸出級與節點nodel相連接；
[0008]所述第二反相器的輸入級與節點nodel相連接，輸出級與數位訊號輸出埠相連接；
[0009]所述第一反相器的輸出級和所述第二反相器的輸入級通過所述節點nodel相連接;
[0010]所述的反饋控制模塊，兩端輸入級分別與信號輸入埠、信號輸出埠連接，兩個連接端分別與所述節點nodel、地相連接，當所述數位訊號輸入埠和所述數位訊號輸出埠同時為第一電平時，將所述節點nodel和地相連，當所述數位訊號輸入埠和所述數位訊號輸出埠不同時為第一電平時，將所述節點nodel和地斷開；
[0011]所述的電容,連接於節點nodel和地之間；
[0012]優選地，所述第一反相器包括電阻、第一 PMOS管(MPl)和第一 NMOS (麗I)管；
[0013]所述麗I的第一 NMOS襯底和源極相接並接地(接最低電平);所述MPl的襯底和源極相接並接電源(接最高電平)，所述麗I柵極和所述MPl柵極互連並做為所述第一反相器的輸入級，所述MNl的漏極經由所述電阻與所述MPl的漏極相連，所述MPl的漏極作為所述第一反相器的輸出級連接於所述節點nodel ；
[0014]所述第二反相器包括第二 PMOS管(MP2)和第二 NMOS (麗2)管；所述MP2的管的襯底和源極相接並接電源(接最高電平)，所述第二 NMOS襯底和源極相接並接地(接最低電平)，所述麗2柵極和所述MP2柵極互連並作為所述第一反相器的輸入級連接於所述節點nodel，所述MN2的漏極和所述MP2的漏極連接做為所述數位訊號輸出端；
[0015]當所述數位訊號輸入埠的輸入信號從低電平變高電平後，所述MPl截止，所述麗1、MN4導通，當所述節點nodel電平低於所述第二反相器翻轉電平時,所述MP2導通,所述麗2截止，所述數位訊號輸出埠被拉升至所述電源電壓高電平，所述麗3導通，所述反饋模塊啟動控制所述延遲電容放電進程。
[0016]優選地，所述反饋控制模塊包括第三NMOS管(麗3)、第四NMOS管(MN4)，以下簡稱MN3、MN4，所述數位訊號輸入端驅動所述第四NMOS管的柵極，所述數位訊號輸出端驅動所述第三NMOS管的柵極，所述第三NMOS管的漏極連接於所述節點nodel，所述第三NMOS管的源極與所述第四NMOS管的漏極相連，所述第四NMOS管的源極接地；
[0017]當所述數位訊號輸入埠、所述數位訊號輸出埠都為高電平時，所述麗3、MN4都導通，所述的反饋控制模塊開啟，拉低所述節點nodel電平。
[0018]優選地,所述電容連接於所述節點nodel與地之間，當所述節點nodel電平趨向變低時，所述電容立即放電，使所述信號輸出延遲。
[0019]當所述數位訊號輸入埠輸入信號從低電平變高電平後，所述信號經過所述第一反相器拉至低電平，但所述電容通過限流電阻向地放電，使所述節點nodel電平逐漸由高變低，延遲了所述數位訊號輸出埠的所述信號輸出，直到所述節點nodel電平低於所述第二反相器翻轉電平時，所述節點nodel處信號經過所述第二反相器立即從低變高，所述數位訊號輸出埠電平立刻翻轉從低變高，此時所述數位訊號輸入埠和所述數位訊號輸出埠同時為第一電平時，所述反饋控制模塊將所述節點nodel和地相連，所述反饋控制模塊形成的強下拉通路使所述節點nodel電平迅速拉低。
[0020]本發明的優點在於從數位訊號輸出埠取反饋信號，驅動額外通路，在數位訊號輸出埠延遲信號翻轉後，立刻加速節點nodel信號的下降，使節點nodel信號儘快遠離反相器翻轉電平，從而提高延遲單元抗幹擾能力。
【專利附圖】
【附圖說明】
[0021]圖1為現有技術的延遲單元電路；
[0022]圖2為現有技術的延遲單元電路的模擬波形；
[0023]圖3為現有技術的延遲單元電路受噪聲幹擾的波形；[0024]圖4為本發明公開的增加反饋控制模塊的延遲單元電路；
[0025]圖5為本發明公開的增加反饋控制模塊的延遲單元電路波形。
【具體實施方式】
[0026]為使本發明實施例的技術方案以及優點表達的更清楚，下面通過附圖和實施例，對本發明的技術方案做進一步的詳細描述。
[0027]圖4為本發明延遲單元電路的示意圖，如圖所示,該延遲單元電路具體包括:數位訊號輸入埠(IN)、數位訊號輸出埠(OUT)、第一反相器(101)、第二反相器(102)、反饋控制模塊(103)、節點nodel、電源(VDD)、電容(Cl)和電阻(R1)。
[0028]本發明實施例中，第一反相器(101)的輸入級與數位訊號輸入埠 IN相連接,輸出級與節點nodel相連接，中間級兩端與電源VDD、地相連接；第二反相器(102)的輸入級與節點node I相連接，輸出級與數位訊號輸出埠 OUT相連接，中間級兩端與電源VDD、地相連接；第一反相器(101)的輸出級和所述第二反相器(102)的輸入級通過所述節點nodel相連接；所述的反饋控制模塊(103)，兩端輸入級分別與信號輸入埠 IN、信號輸出埠 OUT連接，中間級兩端與節點nodel、地相連接；所述的電容,連接於節點nodel和地之間。
[0029]進一步地，工作原理如下:
[0030]第一反相器(101)由第一 PMOS管(MPl)和第一 NMOS (MNl)管組成，其作用是為了將數字輸入埠的輸入信號實現非門邏輯功能，當輸入信號為高電平時，第一反相器將其拉至低電平，當輸入信號為低電平時，第一反相器將其上拉至高電平。
[0031]第二反相器(102)由第二 PMOS管(MP2)和第二 NMOS (麗2)管組成，其作用是為了將節點nodel處的信號實現非門邏輯功能，當節點nodel處的信號為高電平時，第二反相器將其拉至低電平，當節點nodel處的信號為低電平時，第二反相器將其上拉至高電平。
[0032]反饋控制模塊(103)由麗3，MN4兩個NMOS管組成，其作用是為了避免節點nodel信號在反相器翻轉電平附近受到幹擾。當節點nodel電平一旦低於反相器翻轉電平，反饋控制模塊啟動，加速電容的放電進程，使節點nodel處的電平被反饋控制模塊形成的強下拉通路迅速拉低，在很短的時間內遠離了反相器翻轉電平。當數位訊號輸入埠和數位訊號輸出埠同時為高電平時，將節點nodel和地相連，當數位訊號輸入埠和數位訊號輸出埠不同時為高電平時，將節點nodel和地斷開。
[0033]當數位訊號輸入埠輸入信號從低電平變高電平後，第一反相器實現非門邏輯功能拉至低電平，此時數位訊號輸出埠仍為低電平，電容通過限流電阻Rl向GND放電，使節點nodel電平逐漸由高變低，一旦當節點nodel電平低於第二反相器翻轉電平時，數位訊號輸出埠電平立刻翻轉拉升至電源電壓高電平，反饋控制模塊啟動，MN3、MN4形成的強下拉通路加速延遲電容的放電進程，使節點nodel電平迅速拉低，使節點nodel信號在很短時間內遠離了反相器翻轉電平，從而提高延遲單元抗幹擾能力。
[0034]如圖4所示，具體的，第一反相器(101)包括第一 PMOS管(MPl)和第一 NMOS (麗I)管。
[0035]在第一反相器101中:第一 PMOS管(MPl)和第一 NMOS (麗I)管按照互補對稱形式串連起來構成第一反相器，第一 NMOS的襯底和源極相接並接地(接最低電平);第一 PMOS管的襯底和源極相接並接電源(接最高電平)，麗I柵極和MPl柵極互連並做為第一反相器的輸入級，MNl的漏極經由電阻與MPl的漏極相連，MPl的漏極作為第一反相器的輸出級連接於所述節點nodel。
[0036]在第二反相器102中，MP2和MN2按照互補對稱形式連接起來構成第二反相器，第二 PMOS管的襯底和源極相接並接電源(接最高電平)，第二 NMOS襯底和源極相接並接地(接最低電平)，MN2柵極和MP2柵極互連並作為第一反相器的輸入級連接於節點nodel，MN2的漏極和MP2的漏極連接做為數位訊號輸出端。
[0037]在反饋控制模塊103中，MN3, MN4兩個NMOS管組成反饋控制模塊，數位訊號輸入埠驅動第四NMOS管的柵極，數位訊號輸出埠驅動第三NMOS管的柵極，第三NMOS管的漏極連接於節點nodel，第三NMOS管的源極與所述第四NMOS管的漏極相連，所述第四NMOS管的源極接地；用於加速電容的放電進程，實現延遲單元電路抗幹擾能力。
[0038]當數位訊號輸入埠輸入信號從低電平變高電平後，MPl截止，麗1、MN4導通，第一反相器實現非門邏輯功能拉至低電平，此時數位訊號輸出埠仍為低電平，麗3保持截止，節點nodel的上拉通路只有R1，電容通過限流電阻Rl向GND放電，使節點nodel電平逐漸由高變低，一旦當節點nodel電平低於第二反相器翻轉電平時，MP2導通，麗2截止，數位訊號輸出埠電平立刻翻轉拉升至電源電壓高電平，麗3導通，反饋控制模塊啟動，麗3、MN4形成的強下拉通路加速延遲電容的放電進程，使節點nodel電平迅速拉低，使節點nodel信號在很短時間內遠離了反相器翻轉電平，從而提高延遲單元抗幹擾能力。
[0039]圖5是本發明的延遲單元電路IN、OUT及nodel三者的電壓與時間關係(v-t)波形圖。如圖5所示，當IN為低電平時，信號經過第一反相器變為高電平，接著經過第二反相器又變為低電平，即OUT為低電平；當IN從低電平變高電平後，信號經過第一反相器變為低電平，由於電容放電，使nodel電平逐漸由高變低，直到nodel電平低於反相器翻轉電平時，OUT電平立刻翻轉從低變高，此時nodel電平被迅速拉低。
[0040]本發明實施例提供的反饋控制的延遲單元電路解決了現有技術中反相器翻轉不穩定的問題，實現了當信號延遲輸出時，防止節點nodel在反相器翻轉電平附近受到幹擾，避免數位訊號輸出埠信號出現多次翻轉，導致造成後續電路工作異常，並且本發明提供的反饋控制的延遲單元電路結構簡單、降低成本，相比現有方案，提高了抗幹擾能力。
[0041]以上所述的【具體實施方式】，對本發明的目的、技術方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本發明的【具體實施方式】而已，並不用於限定本發明的保護範圍，凡在本發明的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本發明的保護範圍之內。
【權利要求】
1.一種延遲單元電路，其特徵在於，所述延遲單元電路包括:數位訊號輸入埠、數位訊號輸出埠、第一反相器、第二反相器、反饋控制模塊、節點nodel、電源和電容； 所述第一反相器的輸入級與數位訊號輸入埠相連接，輸出級與節點nodel相連接； 所述第二反相器的輸入級與節點nodel相連接，輸出級與數位訊號輸出埠相連接； 所述第一反相器的輸出級和所述第二反相器的輸入級通過所述節點nodel相連接； 所述的反饋控制模塊，兩端輸入級分別與所述數位訊號輸入埠、所述數位訊號輸出埠連接，兩個連接端分別與所述節點nodel、地相連接，當所述數位訊號輸入埠和所述數位訊號輸出埠同時為第一電平時，將所述節點nodel和地相連，當所述數位訊號輸入埠和所述數位訊號輸出埠不同時為第一電平時，將所述節點nodel和地斷開； 所述的電容，連接於所述節點nodel和地之間。
2.根據權利要求1所述的延遲單元電路，其特徵在於，所述第一反相器包括電阻、第一PMOS管和第一 NMOS管； 所述第一 NMOS管的襯底和源極相接並接地；所述第一 PMOS管的襯底和源極相接並接電源，所述第一 NMOS管柵極和所述第一 PMOS管的柵極互連並做為所述第一反相器的輸入級，所述第一 NMOS管的漏極經由所述電阻與所述第一 PMOS管的漏極相連，所述第一 PMOS管的漏極作為所述第一反相器的輸出級連接於所述節點nodel ； 所述第二反相器包括第二 PMOS管和第二 NMOS管；所述第二 PMOS管的襯底和源極相接並接電源，所述第二 NMOS襯底和源極相接並接地，所述第二 NMOS管柵極和所述第二 PMOS管的柵極互連並作為所述第一反相器的輸入級連接於所述節點nodel，所述第二 NMOS管的漏極和所述第二 PMOS管的漏極連接做為所述數位訊號輸出端； 所述第一電平為高電平； 當所述數位訊號輸入埠的輸入信號從低電平變高電平後，所述第一 PMOS管截止，所述第一 NMOS管導通，當所述節點nodel電平低於所述第二反相器翻轉電平時，所述第二PMOS管導通，所述第二 NMOS管截止，所述數位訊號輸出埠被拉升至所述電源電壓高電平。
3.根據權利要求1所述的延遲單元電路，其特徵在於，所述反饋控制模塊包括第三NMOS管、第四NMOS管，所述數位訊號輸入端驅動所述第四NMOS管的柵極，所述數位訊號輸出端驅動所述第三NMOS管的柵極，所述第三NMOS管的漏極連接於所述節點nodel，所述第三NMOS管的源極與所述第四NMOS管的漏極相連，所述第四NMOS管的源極接地； 當所述數位訊號輸入埠、所述數位訊號輸出埠都為高電平時，所述第三NMOS管、第四NMOS管都導通,所述的反饋控制模塊將節點nodel和地相連,拉低所述節點nodel電平。
4.根據權利要求1所述的延遲單元電路，其特徵在於，所述電容連接於所述節點nodel與地之間，當所述節點nodel電平趨向變低時，所述電容立即放電，使所述信號輸出延遲。
5.根據權利要求1所述的延遲單元電路，其特徵在於，當所述數位訊號輸入埠輸入信號從低電平變高電平後，所述信號經過所述第一反相器拉至低電平，但所述電容通過限流電阻向地放電，使所述節點nodel電平逐漸由高變低，延遲了所述數位訊號輸出埠的所述信號輸出，直到所述節點nodel電平剛低於所述第二反相器翻轉電平時，所述節點nodel處信號經過所述第二反相器很快從低變高，所述數位訊號輸出埠電平很快翻轉從低變高，此時所述數位訊號輸入埠和所述數位訊號輸出埠同時為第一電平時，所述反饋控制模塊將所述節點nodel和地相連,拉低所述節點nodel電平,所述第一電平為高電平。
【文檔編號】H03K19/0175GK103647545SQ201310633168
【公開日】2014年3月19日 申請日期:2013年11月29日 優先權日:2013年11月29日
【發明者】張漢儒, 尹航, 王釗 申請人:無錫中星微電子有限公司