非揮發內存胞元及製造方法
2023-10-23 21:34:22 2
專利名稱：非揮發內存胞元及製造方法
技術領域：
本發明系關於電子可寫入及可消除非揮發快閃記憶體領域，其包括較佳為以虛擬接地NOR數組排列的NROM-形式內存胞元。
背景技術：
非常小的非揮發內存胞元對在多媒體應用的非常大型的集成密度是必要的。然而，儘管最小特性尺寸，其由微影所決定，持續減少，但其它參數無法據以按比例增減。
NROM-形式內存胞元被敘述於B.Eitan等」NROM新穎局部陷阱，2-位非揮發內存胞元」，IEEE Electronic Device Letter21，543-545(2000)，目前，NROM胞元系製造為使用三層氧化物-氮化物-氧化物的平面型MOS電晶體，二個氧化層皆做為閘界電體及做為內存或程序層，中間氮化物層被用作儲存層以捕獲電荷載體，較佳為電子。因所使用材料的特定性質，在程序及消除操作期間，4伏特至5伏特的典型源極/汲極電壓為必須的。
在這些相當高的電壓下，貫穿發生，其會阻礙電晶體信道長度的進一步尺寸縮小至低於200奈米的值。貫穿被認為是在穿過低於信道區域的半導體材料的源極/汲極的n+-接合間發生。在半導體裝置的物理之近期研究證實當信道由距閘電極某一距離的埋藏氧化層所限制於下，可得到優異的貫穿行為及簡訊道性質的改良。
在SOI基材的MOSFETs被敘述於Jean-Pierre Colinge的書」絕緣體上晶矽技術VLSI材料」，第2版，Kluwer Academic Publi shers，Dordrecht 1997，第5章」SOI MOSFET」。SOI MOSFETs信道區域的垂直延伸受限於SOI基材的絕緣層。該信道被部份或完全消耗系依據信道區域的厚度而定，其還決定相鄰於閘氧化物及相鄰於絕緣層的空間電荷區域是否為分開的或是彼此相鄰。該SOI MOSFET對整體基材為完全電絕緣的，除非有提供通過該絕緣層的通孔，以使整體基材可由上方表面被電接觸。
在矽的最終整合的第三次歐洲工作站(ULIS 2002)，Munich2002，Thomas Skotnicki提出一種具16奈米閘長度的NANO CMOS。此型式的電晶體架構提供一種背面信道隔離，其基本上限制於該信道區域及藉由移除約15奈米厚晶體成長的SiGe層及以電絕緣材料取代而形成。未摻雜及完全摻雜的信道之垂直尺寸可與該SOI MOSFETs技藝相比。該高度摻雜的源極及汲極區域延伸至低於該絕緣層位準且以具LDD(輕摻雜汲極)區域提供做為信道接點，該信道架構被稱為SON，silicon on nothing。
發明內容
本發明目的為提供一種SONOS-型式電晶體內存胞元，其具活動信道的最小截面積，同時允許該信道區域的至少部份消耗，及提供一種製造此種內存胞元及內存胞元數組的方法。
本發明進一步目的為揭示一種如何製造NROM內存胞元而不需使用SOI基材的方法。
進一步目的為提供一種內存胞元的絕緣，其可自行對準於字符線路及合適用於內存胞元數組。
本發明進一步目的為提供一種經絕緣的信道電晶體內存胞元，其可以虛擬接地數組的方式被放置，及一種製造此種內存胞元及內存胞元數組的方法。
根據本發明的NROM胞元被置於半導體本體或半導體層的表面，其具有關於此表面垂直延伸直線向下進入位線路間的及在相對應字符線路(被提供用於定地址該內存胞元)兩側上的該半導體本體或半導體層的電絕緣區域，該電絕緣區域被放置自行對準於該字符線路及亦可能自行對準於該位線路及至少延伸至該源極區域及汲極區域的較低邊界位準。該電絕緣區域較佳為包括一種在該信道區域(其位於源極區域及汲極區域間)下方的底切區域或埋藏層。該電晶體的貫穿被避免或至少藉由該電絕緣區域而受阻礙。
該架構由在字符線路劃定至少至源極/汲極區域的較低接合的位準後在字符線路及位線路間的不等向性蝕刻而產生且較佳為由電晶體的信道區域的等向性底蝕刻而產生，此蝕刻方法自字符線路的兩側發生且被執行自行對準於字符線路，該蝕刻孔洞及最後該底切以一種電絕緣材料填充。該閘極再氧化步驟可被使用以在該電晶體本體周圍成長熱氧化物及以保護該半導體表面。此外，硼摻雜劑或另一p-摻雜劑對象可被植入以改良在填充該底切的該電絕緣材料下方的電絕緣。
較佳具體實施例包括CVD氧化物與具小的相對介電常數值的介電材料進入在相鄰字符線路的空間之沉積。
該方法可應用於關於具約90奈米或更少的字符線路半間距的微影產生之其它內存裝置。
製造非揮發內存胞元的本發明方法包括下列步驟，一種儲存層被供應於該半導體本體或半導體層的表面，且被提供用做閘電極的層被施用於此儲存層。在提供用做該位線路的區域，開孔在該閘電極層被蝕刻及被使用以植入摻雜劑以形成包括源極及汲極的埋藏位線路。位線路堆棧被施用於經埋藏的位線路以減少該位線路間的電阻及以電絕緣材料覆蓋。橫越該位線路及電連接至該閘電極的字符線路被施用於且與該閘電極一起被結構化以形成字符線路堆棧。平行放置的數個位線路及橫越這些位線路的字符線路可以所敘述方式被施用以形成內存裝置的整個胞元數組。
該字符線路堆棧被用做屏蔽以蝕刻在該字符線路兩側的半導體材料，先以不等向性蝕刻及，在一種較佳具體實施例，接著為等向性蝕刻以加寬蝕刻孔洞及在閘電極下方及距離該儲存層一段距離形成該被底切。該底切以電絕緣材料，特別是氧化物，填充以形成最大厚度的絕緣埋藏層，亦即在與信道區域下方的該半導體本體或半導體層的表面正交的方向的最大尺寸，此尺寸至少20奈米，在某些具體實施例超過100奈米。
該源極/汲極區域較佳為n-型式導電率，然而該信道為p-型式導電率。該信道較佳為於至少1017公分-3的密度摻雜。在擦掉狀態時，該胞元電晶體的恕限值可被設定於0.5伏特及2.0伏特間的值，及可藉由裝置參數的合適選擇被調整至典型為約1.5伏特。
本發明方法的完成系提供一種具絕緣信道的非揮發胞元電晶體而不需使用SOI基材。其提供減少該胞元裝置的有效信道長度之裝置，特別是具進一步縮小裝置尺寸的目的。於在該信道側邊或直接在該信道下方的源極區域及汲極區域間的電絕緣阻礙在此區域的貫穿。
本發明的這些及其它目的、特徵及優點可由下列圖式的簡略敘述、詳細敘述及所附申請專利範圍及圖式而更明顯。
第1A及1B圖顯示本發明方法的兩個替代具體實施例的第一加工步驟後經過該位線路的截面區段。
第2圖顯示如第1A及1B圖所示的經過該字符線路的截面區段。
第3A及3B圖顯示本方法的兩個替代具體實施例的底蝕刻形成後經過該位線路的截面區段。
第4A及4B圖顯示如第3A及3B圖所示的穿過該字符線路的截面區段。
第5A及5B圖顯示本發明方法的兩個替代具體實施例的後續步驟後穿過根據第4A及4B圖的該字符線路的截面區段。
第6圖顯示對進一步具體實施例根據第5B圖的穿過該字符線路的截面區段。
具體實施例方式
下文中，本發明較佳具體實施例的關於製造的較佳方法的步驟之詳細敘述被提供，在任何具體實施例中，該製造方法以根據本技藝內存胞元的製造方法本身已知的步驟開始。這些步驟可包括沉積成長的墊氧化層及/或墊氮化層在該半導體本體或半導體層(特別是p-摻雜半導體晶圓)的表面。所有形成經氧化物-填充的陰影溝槽隔離的已知步驟可被添加，包括溝槽訂定微影的施用，及平面化。標準植入可被進行以形成在提供用做CMOS控制集成電路的周圍區域的井。
接著，該儲存層，較佳為一種ONO-層(氧化物-氮化物-氧化物層)，在該半導體本體或半導體層的表面成長。接著可進行一種微影步驟以移除在周圍的該儲存層及以一或更多不同的閘氧化物取代之，在該儲存層，一種電傳導層被沉積，其被提供用做要被製造的閘電極。
第1A及1B圖顯示穿過攜帶由多晶矽所組成的薄儲存層2與門電極層3的該半導體本體1的截面區段。一種氮化物層被沉積做為硬屏蔽層，藉由微影步驟，彼此平行及彼此相距一段距離的字符線路開孔在該閘電極層3上形成，間隔物4在閘電極層3的側壁於開孔內形成。該間隔物4以一般半導體技術本身已知的方式藉由先以等向性沉積一種間隔物材料層及接著不等向性回蝕此層直到僅側壁間隔物被留下而形成。該間隔物4可由氧化物，較佳為由氮化物，特別是四氮化三矽形成。而後，摻雜劑的植入被執行以形成在所敘述具體實施例的n+-導電率型式的埋藏位線路5。
減少電阻的位線路導體條帶6被沉積於埋藏的位線路5的表面上，該位線路導體條帶6可由CoSi及/或多晶矽形成。當使用矽化物時，該位線路導體條帶6可部份併入該半導體本體1的半導體材料，如第1B圖所示。位線路覆蓋層7被施用於該位線路導體條帶6，這些覆蓋層7可藉由沉積TEOS(原矽酸四乙酯)或藉由於該位線路導體條帶6的頂部生成二氧化矽而形成，若該位線路導體條帶6由多晶矽形成。該覆蓋層7被平面化，且氮化物的硬屏蔽層被移除。
一種層序列被沉積，其包括至少一被提供用做字符線路的字符線路層，在第1A及1B圖的實例中，分別顯示第一字符線路層8，例如多晶矽，第二字符線路層9，例如包括一種金屬，及由一種電絕緣材料形成的硬屏蔽層10。在第1A及1B圖在兩個位線路間的位置所顯示的截面區段被示於第2圖。
第2圖顯示在該字符線路堆棧形成後，穿過該字符線路在第1A及1B圖所顯示的截面區段，該第一字符線路層8、該第二字符線路層9、該硬屏蔽層10、及該閘電極層3已被建構以形成字符線路堆棧的條帶。在第1A及1B圖所顯示的截面區段之位置由斷線表示於第2圖。該微影步驟可被分為兩個步驟以先蝕刻該字符線路，且周邊裝置仍由該硬屏蔽層保護。
如第3A及3B圖的截面區段所示，在閘電極層的開孔被使用以執行一種蝕刻步驟以自行對準於至少字符線路的方式形成孔洞，且在此實例中亦自行對準於位線路。在此步驟，RIE(反應式離子蝕刻)可被使用以不等向性地經由該儲存層2蝕刻且直接向下進入該半導體材料，此以向下指的垂直指向箭頭示於第3A圖。孔洞被至少向下蝕刻至源極/汲極區域及埋藏位線路5的較低邊界的位準，亦即至在源極/汲極/埋藏位線路區域及主要半導體本體或層間的較低pn-接合之位準。藉由此，該半導體本體或半導體層在相鄰於該電晶體信道的區域電絕緣且垂直向下延伸至該源極/汲極區域。
在此不等向性蝕刻後，該位線路堆棧及該字符線路堆棧的側壁可由薄氮化物層覆蓋11覆蓋，或者覆蓋11可為得自字符線路再氧化步驟的薄氧化物層。該覆蓋11至少在經蝕刻孔洞的底部自該半導體本體1的表面被移除。在一較佳具體實施例中，該蝕刻方法藉由使用幹蝕刻劑例如SF6或是在第3B圖的具體實施例中，使用溼蝕刻劑，等向性地持續。在第3B圖的具體實施例中，該側壁由該覆蓋11保護，以使該蝕刻孔洞12的經底蝕刻部份被限制於相當較小的垂直延伸。由向同性蝕刻方法所達到的蝕刻孔洞12之底蝕刻可被進一步持續直到自該字符線路兩側向前的該蝕刻孔洞相遇及形成在該胞元電晶體的信道區域下方的一連續開孔。
第4A及4B圖顯示穿過第3A及3B圖所示的該字符線路的截面區段。在第4A圖的實例中，該蝕刻方法被持續直到連續開孔已在低於其餘半導體信道區域17處形成。在第4B圖所示的實例中，該蝕刻方法在自該字符線路兩側產生的該蝕刻孔洞佔據在信道區域17下方的整個區域前停止。在根據第4B圖的具體實施例中，該信道區域未完全與該半導體本體分開，在該信道區域17的半導體材料及該半導體本體1(例如矽)間的其餘連接可提供在該信道區域及該半導體本體間的足夠分隔，因該半導體材料消耗電荷載體。然而，較佳具體實施例藉由經由橫越該字符線路的總寬度的完全蝕刻提供一種在該信道區域下方的完全分隔，在此較佳具體實施例中，僅在該信道區域及該源極/汲極區域間及在該源極/汲極/埋藏位線路區域及在這些區域下方的半導體材料間及/或面向該信道遠離的側邊有pn-接合，但沒有pn-接合與低於該信道區域的信道方向的該源極/汲極區域側邊地相鄰。
最大厚度19，亦即，在與該半導體本體或半導體層的表面正交的方向的底切最大尺寸一般出現在該字符線路堆棧的周邊平面的延伸，如各圖中所示。
在第4B圖中該覆蓋11的面積上限顯示該位線路堆棧的上表面之位置。該覆蓋11可被蝕刻以露出表面進行熱氧化物成長以提供鈍化。
第5A及5B圖分別顯示根據第4A及4B圖在熱氧化物覆蓋13的生長後穿過該字符線路的截面區段。一種電絕緣材料被沉積做為填充物15以填充該蝕刻孔洞及在該字符線路間的區域至該硬屏蔽層10的位準。填充物15的材料較佳為被選擇以具小的相對介電常數值。
在第5A圖所示的具體實施例中，在信道區域17下方的底切的絕緣層以至少100奈米的最大厚度19形成。在第5B圖所示的具體實施例中，該覆蓋11(第4B圖)已使得該蝕刻孔洞12的經底蝕刻部份被限制於具至少20奈米的最大厚度19之相當較小的垂直延伸。
第5B圖顯示選擇的額外特徵井14，藉由植入硼或其它摻雜劑而形成以提供p-導電率區域以改良在信道區域17下方的分隔；一種氮化物鈍化層18，其被施用於所示基材的上方表面；及在此情況下，藉由熱氧化(氧化物覆蓋13)所形成的介電材料所進行的該信道區域17與該半導體本體1的完全分隔。
第6圖顯示根據第5B圖的進一步具體實施例的截面區段，在此進一步具體實施例中，其中熱氧化物覆蓋的生長被限制於該蝕刻孔洞的表面，然而該氮化物層16被施用於該字符線路堆棧的所有表面。此氮化物層16對應於在第5B圖的上方氮化物鈍化層18，此種氮化物層可被使用以封包該字符線路，如此，該位線路的自行對準接觸機制可被施用。
所揭示方法的示例具體實施例因經製造內存裝置的特殊要求之偏差位於本發明範圍內。
權利要求
1.一種製造具一半導體本體或半導體層的非揮發內存胞元之方法，置於該半導體本體或半導體層表面的經埋藏位線路及在施用於該位線路的該表面的導體條帶，一源極區域及一汲極區域，各由該位線路之一連接，施用於至少在該源極區域及該汲極區域間的該表面之閘介電體，一閘電極被放置於該閘介電體，及一字符線路電連接至該閘電極，該字符線路橫越該位線路及與該位線路電絕緣，其包括下列步驟在第一步驟提供一具至少一半導體層的半導體本體或基材，在第二步驟沉積一包括提供用以捕獲電荷載體的儲存層之閘介電體，在第三步驟沉積一提供用做該閘電極的層，在第四步驟形成在該層的開孔及形成在該開孔內的側壁的間隔物，在第五步驟經由該開孔植入摻雜劑以形成該經埋藏位線路，在第六步驟施用該導體條帶於該經埋藏位線路上，及施用電絕緣覆蓋層於該導體條帶上，在第七步驟施用至少一電連接至該閘電極的字符線路層，及施用一硬屏蔽層於該至少一字符線路層的頂部，該硬屏蔽層被使用以架構該閘電極及該至少一字符線路層以形成字符線路堆棧，在第八步驟在該位線路間該字符線路堆棧的兩側不等向性地向下蝕刻進入該半導體本體或半導體層至低於該源極區域及該汲極區域的位準以形成自行對準於該字符線路堆棧的蝕刻孔洞，及在第九步驟以電絕緣材料填充該蝕刻孔洞。
2.根據申請專利範圍第1項的方法，另外包括在不等向性蝕刻以形成該蝕刻孔洞後，接著為等向性蝕刻進入該蝕刻孔洞以在該閘電極下方延伸及距離該閘電極一段距離形成底切。
3.根據申請專利範圍第2項的方法，另外包括執行等向性蝕刻以使該底切形成橫越該字符線路延伸的連續開孔。
4.根據申請專利範圍第2或3項的方法，另外包括在不等向性蝕刻以形成該蝕刻孔洞後，施用一覆蓋至該字符線路堆棧的側邊及該蝕刻孔洞，以當等向性蝕刻時保護該側壁。
5.根據申請專利範圍第1至4項中任一項的方法，其中該儲存層以三層氧化物-氮化物-氧化物層被施用。
6.一種製造非揮發內存胞元之方法，其包括步驟提供一半導體本體或半導體層，施用一介電體材料的儲存層於該半導體本體或半導體層的表面，施用一被提供用做閘電極的層於該儲存層上，形成開孔於該層內及經由該開孔植入摻雜劑以形成被提供用做經埋藏位線路及用做源極及汲極的經摻雜區域，施用位線路堆棧於該經埋藏位線路，該位線路堆棧，各包括至少一導體條帶，形成一橫越該位線路的字符線路，該字符線路電連接至該閘電極及與該位線路電絕緣，且結構化該閘電極，藉由使用該字符線路為屏蔽，執行一不等向性蝕刻方法進入在該字符線路兩側的該位線路間的該半導體本體或半導體層，由此蝕刻孔洞形成，及沉積一電絕緣材料做為該蝕刻孔洞的填充物。
7.根據申請專利範圍第6項的方法，另外包括在該不等向性蝕刻方法後，執行後續的等向性蝕刻方法進入該蝕刻孔洞，由此一底切以在提供用做信道區域的半導體區域下方延伸的方式被形成，及沉積一電絕緣材料做為該底切及該蝕刻孔洞的填充物。
8.根據申請專利範圍第6或7項的方法，另外包括申請專利範圍第3至5項其中一項的特徵。
9.一種非揮發內存胞元，其包括一半導體本體或半導體層，置於該半導體本體或半導體層表面的經埋藏位線路及在施用於該位線路的該表面的導體條帶，一源極區域及一汲極區域，各由該位線路之一連接，一至少在該源極區域及該汲極區域間的該表面之閘介電體，該閘電極包括被提供用以捕獲電荷載體的儲存層，一閘電極被放置於該閘介電體，及一字符線路被電連接至該閘電極，該字符線路橫越該位線路及與該位線路電絕緣，及在該位線路間及該字符線路的兩側延伸進入該半導體本體或半導體層的電絕緣區域，該電絕緣區域自行對準於該字符線路及至少延伸至該源極區域及該汲極區域的較低邊界位準。
10.一種根據申請專利範圍第9項的非揮發內存胞元，另外包括該電絕緣區域包括一在距離該閘介電體一段距離在該字符線路下方及在該源極區域及該汲極區域間被提供的該信道區域下方的底切區域，該電絕緣底切區域至少將該信道區域與該信道區域下方的半導體材料部份分開及至少部份分開該源極區域與該汲極區域。
11.根據申請專利範圍第10項的非揮發內存胞元，另外包括該電絕緣底切區域橫越該字符線路連續延伸。
12.根據申請專利範圍第10或11項的非揮發內存胞元，另外包括該電絕緣底切區域在與該半導體本體或半導體層表面正交的方向的具至少20奈米的最大厚度。
13.根據申請專利範圍第10或11項的非揮發內存胞元，另外包括該電絕緣底切區域在與該半導體本體或半導體層的該表面正交的方向具至少100奈米的最大厚度。
14.根據申請專利範圍第9至13項任一項的非揮發內存胞元，另外包括一信道區域在該源極區域與該汲極區域間被提供，其具至少1017公分-3的摻雜密度。
全文摘要
具背面信道隔離的內存胞元電晶體被製造而不需使用SOI基材。藉由以該字符線路堆棧做為屏蔽，該半導體材料在該字符線路兩側被蝕刻，先以不等向性蝕刻及接著為等向性蝕刻以加寬蝕刻孔洞及在閘電極下方及距離形成該閘介電體的該ONO儲存層一段距離形成一種底切。該底切被填充，由此一種至少20奈米最大厚度的埋藏氧化物層在信道區域下方形成，此信道區域為於至少10
文檔編號H01L21/02GK1503352SQ0313284
公開日2004年6月9日 申請日期2003年7月22日 優先權日2002年7月22日
發明者F·霍夫曼恩, J·威勒, C·魯德威格, A·科爾哈塞, , F 霍夫曼恩, 巒 申請人:因芬尼昂技術股份公司, 因芬尼昂技術弗拉斯有限責任兩合公司