使用斬波穩定的多位連續時間前端∑－△adc的製作方法
2023-10-21 07:19:12
專利名稱：使用斬波穩定的多位連續時間前端∑－△adc的製作方法
技術領域：
本發明涉及∑-Δ模數轉換器。
背景技術：
∑-Δ(∑Δ)結構已經成為用於實現高精度模數轉換器(ADC)的最普遍的結構。圖1圖示了在∑-Δ模數轉換器(ADC)中使用的總體結構。圖1中所描述的積分器級15、16、17可以使用連續時間(C/T或CT)數模轉換器(DAC)或離散時間(D/T或DT)DAC。連續時間方案將電流DAC(IDAC)併入反饋路徑，而離散時間方案將開關電容(S/C)DAC併入反饋路徑。
在最近幾年中，連續時間∑-ΔADC在需要若干MHz的信號帶寬的應用中備受關注。由於連續時間ADC的功率要求較低，其比開關電容ADC更受歡迎。其它優點包括由於它們固有的抗混疊特性而具有的更好的抗擾性，這在RF接收器中尤其有利。此外，技術趨勢是趨向於要求較低電源電壓的超深亞微米工藝。基於開關電容的電路要求自舉技術以驅動開關來擴展轉換器的動態範圍和取樣率。連續時間ADC避免了這些問題，並且可以獲得高得多的信號帶寬。
儘管在使用連續時間∑-ΔADC時有上述優點，但是音頻帶ADC實現仍然保持在離散時間域內。這是因為離散時間ADC實現了比較高的線性，所以它們很能容忍時鐘抖動，並且由於不要求高信號帶寬，所以在基於∑-Δ的ADC中可以採用適中的取樣率。此外，在離散時間內可以容易地採用斬波穩定來去除在深亞微米MOS器件中尤其成問題的閃爍噪聲，且濾波器係數很穩定。論文「A 114-dB 68-mW Chopper-stabilized stereomulti-bit audio ADC in 5.62mm2」描述了結合多位離散時間ADC的斬波的使用，該論文由YuQing Yang、Chokhawala，A.、Alexander，M.、Melanson，J.、Hester，D.發表在2003年12月的IEEE Journal of Solid StateCircuits的Vol.38，Issue 12的2061-2068頁。但是，斬波穩定限於用於積分器級的op-amp。
美國專利第5,039,989號(Welland等人)中結合連續時間轉換器來使用斬波，但是僅用單比特ADC和單比特反饋式DAC方案。單比特連續時間ADC對抖動尤其敏感，並且Welland提出的結構不適合多位轉換器。
由於已提及的原因，對於音頻帶應用來說，離散時間ADC實現好象比連續時間ADC有利。但是，音頻電視內使用的較大的信號範圍，例如2Vrms，超出了基於開關電容的電路可以方便關聯的電壓範圍。在這種情況下，唯一的方案是將輸入信號衰減，而因此捨棄寶貴的動態範圍。甚至在衰減輸入信號之後，可能需要抗混疊濾波電路和緩衝電路來驅動開關電容輸入級。OEM通常要求在晶片上提供該功能，這不可避免地導致晶片成本的增加以及噪聲性能的惡化。
期望在該應用中使用連續時間前端∑-Δ調製器，是因為它不必對輸入進行衰減、抗混疊濾波以及緩衝。但是，在使用連續時間前端∑-ΔADC時，連續時間∑-Δ調製器對由IDAC內的符號間幹擾而導致的失真和時鐘抖動敏感的問題仍然存在。趨向於超深亞微米工藝的技術趨勢要求較低的電源電壓。連續時間ADC很適於該工藝。然而，制約連續時間ADC的使用的一個限制是閃爍噪聲。以亞微米技術來實現連續時間ADC要求DC偏置電流源具有大的面積以獲得低噪聲。這是因為閃爍噪聲反比於器件面積。放大器的輸入和輸出器件也需要大的面積來獲得高性能。然而，期望面積密集較低的架構。
相應地，本發明設法尋求提供一種改進的連續時間∑-ΔADC。
發明內容
一種多位連續時間∑-Δ模數轉換器(ADC)具有接收模擬輸入信號電流的輸入級。多位反饋電流數模轉換器(IDAC)根據反饋信號產生多電平反饋電流。反饋信號通常是從處於下遊級的快閃式ADC處獲得的多位數字反饋信號。積分器基於連續時間對所產生的電流與輸入信號電流之和進行積分。IDAC具有包括第一偏置電流源的第一輸出支路，以及包括第二偏置電流源的第二輸出支路。偏置電流源向IDAC的相應支路提供偏置電流，以便在中級(mid-scale condition)狀況來偏置輸入級。偏置電流源經由斬波開關連接到支路上，在第一配置和相反的第二配置中，斬波開關將偏置電流源交替地連接到支路上。另外，積分放大器也可以是斬波穩定的。在一可替選的布置中，偏置電流源被完全去除且積分放大器是斬波穩定的以減小閃爍噪聲。
削去輸入級電路內存在的閃爍噪聲，允許更高噪聲性能ADC以小亞微技術實現，並且當轉換器以集成電路實現時減小了轉換器的總體尺寸。這是因為閃爍噪聲反比於器件面積。當IDAC包括一組單元IDAC時，可以配置反饋信號使其在隨機或偽隨機的基礎上選擇單元IDAC的不同組合以獲得反饋電流的給定電平。隨機/偽隨機選擇由加擾器來完成，該加擾器對快閃式ADC和IDAC之間經過的反饋信號進行操作。
當輸入級包括一組偏置電流源時，斬波開關可作用於該偏置電流源，其將具有削減由偏置電流源產生的閃爍噪聲的作用。當前端具有一對差分輸入時，在第一配置和相反的第二配置中，斬波開關可將偏置電流源交替地連接到差分輸入對上。
在大的混合信號集成電路(晶片)中，多位連續時間ADC比基於開關電容的方案更有利，原因是其對襯底噪聲較不敏感。其它優點包括具有較低的熱噪聲，原因是不發生混淆現象；外部接口連接變得更加容易，原因是從輸入端不要求有分立的充電容器(pocket of charge)；以及可能有更大的輸入信號範圍，原因是開關的峰空間/谷空間(headroom/footroom)不是障礙。採用多位電流DAC減輕了單比特CTADC遇到的時鐘抖動敏感性。採用多位結構還降低了積分放大器的轉換速率要求。
將參考附圖對本發明的實施例進行描述，其中圖1示意性地示出了多位∑-ΔADC；圖2示意性地示出了根據本發明的多位∑-ΔADC；圖3示出了圖2的轉換器中使用的經調整的單端的前端；圖4示出了加擾器的工作；圖5示出了圖2的轉換器中使用的另一經調整的單端的前端；圖6示意性地示出了在圖3和圖5的前端內使用的兩級斬波穩定放大器；圖7更加具體地示出了圖6的兩級放大器；
圖8示出了根據本發明的轉換器的性能；圖9示出了用在圖2的轉換器中的經調整的差分前端；以及圖10示出了在圖9的前端內使用的兩級斬波穩定放大器。
具體實施例方式
下面將參考特定實施例和附圖對本發明進行描述，但是本發明不限於這些，而是僅由權利要求來限定。所描述的附圖只是示意性的和非限制性的。
本發明在其應用上不受限於下面的說明書中所闡述的或附圖中所圖示的部件構造及設置的細節。本發明可以有其它實施例並能夠以多種方式實施或執行。此外，這裡所使用的措詞和術語是為了描述的目的，而不應該看作是限制。在這裡使用「包括(including)」、「包括(comprising)」、「具有(having)」、「包含(containing)」、「涉及(involving)」及其變形，意思是包括後面所列舉的項目及其等同內容以及附加的項目。此外，說明書和權利要求中的術語「第一」、「第二」、「第三」等是用於相似元件之間的區分而未必用於描述次序順序或時間順序。
圖2圖示了在一個∑-ΔADC中結合了斬波、多位和連續時間操作的布局。第一級積分器15是連續時間(CT)類型的，而多位電流DAC(IDAC)50用於產生多電平電流並從進入的輸入信號電流(I/P)中執行減法。採用多位電流DAC 50減輕了單比特CT ADC所遇到的時鐘抖動敏感性。採用多位架構還減輕了積分放大器12的轉換速率要求。在第一級15後面的積分器級16、17可以是連續時間或離散時間的。快閃式ADC 18將末級17的輸出轉換成多位數字代碼，該代碼被反饋到級15、16、17內的DAC上。該代碼具有2N+1個值中的一個。數字濾波器和抽取器(decimator)19將該輸出轉換成具有期望精度的數字代碼。
如同將在下面進行更為具體的描述那樣，IDAC 50包括一組單元IDAC，即，其中每個都具有相同值電流源的一組IDAC。針對具有2N個代碼的快閃式ADC，輸入級15中的IDAC 50包括2N個單元IDAC的組，並且在反饋路徑中有2N個反饋線，每個單元IDAC一個。來自快閃式ADC18的反饋信號被饋送給加擾器20。IDAC中單元元件的不匹配由反饋路徑中採用的加擾器20進行噪聲整形(noise-shaped)。換個方式說，對於反饋信號的給定值，加擾器將改變單元IDAC的選擇以獲得反饋信號的那個電平。發現在連續時間級中使用加擾器以選擇IDAC的不同組合對閃爍噪聲具有削去作用。對於低電平輸入信號，來自加擾器的輸出代碼提供一頻譜，其固有地將電流源閃爍噪聲削(調製)到高頻，該高頻隨後被數字抽取濾波器19去除。加擾器工作在與快閃式ADC時鐘速率相同的時鐘速率。
圖3中示出了根據本發明第一實施例的ADC的前端。其對應於圖2中所示出的總體ADC的級15。該前端具有單端的輸入Vin和單端的輸出80。通常，輸入信號將經由dc去耦電容器(未示出)連接到Vin。前端包括兩個DC偏置電流源31、32，每個提供值為2N-2.I的偏置電流，其中，N為用於多位反饋信號的位的數目。第一偏置電流源31經由斬波開關35連接在供電軌VDD和求和節點41之間。第二偏置電流源32經由斬波開關35連接在供電軌VDD和求和節點42之間。多位電流數模轉換器(IDAC)50連接到節點41、42。該IDAC包括2N個單元IDAC的組，其中每個如圖4中55所示。IDAC 50接收用於選擇若干單元值IDAC 55的多位(即N位)數字反饋信號。每個單元IDAC 55包括具有I/2的值的電流源53。電流源53的第一端連接到供電軌VSS。每個IDAC的第一支路經由開關51而連接在電流源53的第二端與求和節點41之間。每個IDAC的第二支路經由開關52而連接在電流源53的第二端與求和節點42之間。每個IDAC 55接收施加到IDAC開關驅動器56的選擇信號。開關驅動器56產生D和D槓(D bar)選擇信號，D信號施加到開關51，而D槓信號施加到開關52。這樣，IDAC的支路被差分驅動。開關驅動器56響應於時鐘信號，其以對稱方式切換輸出(D，D槓)，如同在下面將更為全面地描述那樣。
在第一配置和第二配置中，一組斬波開關35將偏置電流源31、21交替地連接到節點41、42。在第一配置中，偏置電流源31連接到節點41，且偏置電流源32連接到節點42(如前所述)。在該結構中，開關Φ1是閉合的，而開關Φ2是斷開的。在第二結構中，電流源被交換，偏置電流源31連接到節點42，且偏置電流源32連接到節點41。在該結構中，開關Φ2是閉合的，而開關Φ1是斷開的。單端的輸入信號Vin經由電阻器Rint連接到節點41。
節點42連接到op-amp(運算放大器)60的反相輸入端61。op-amp60的非反相端62接收參考電壓vref。op-amp 60與電阻器R 64一起作為電流到電壓轉換器。op-amp 60的輸出端63經由值為R的電阻器64而連接到節點42，且經由值為R的電阻器65連接到求和節點41。節點41連接到積分器級70的求和連結點。電阻器64、65優選地為等值的，以便差分消除由IDAC產生的電源噪聲和偶次諧波。
積分器級70包括具有連接到節點41的反相輸入端71以及接收參考電壓vref的非反相輸入端72的op-amp 73。運算放大器73的輸出端74經由反饋路徑中的積分器電容器Cint而連接到反相輸入71上。
現在來描述電路操作。當連接到節點Out或Outb時，單元電流源53的柵極上的閃爍噪聲轉換成低頻噪聲電流。當該噪聲電流經由開關52而連接到Outb時，在求和連結點41看時，其極性由電流到電壓配置與電阻器R 65一起有效地反轉。當該噪聲電流通過開關51連接到節點Out時，在求和連結點41處看時，其極性沒有改變。當該噪聲電流在路徑Out和Outb之間以足夠快的速率進行切換時，那麼，在求和連結點41處看時，其總作用或平均作用為0。換個方式說，IDAC的第二支路中的Outb電流被IDAC電流到電壓轉換器(op-amp60)轉換成電壓，並被電流到電壓放大器的輸出端處的電阻器65轉換回具有相反極性的電流。該電流在求和連結點41與從電流Out獲得的電流進行求和。從Out電流獲得的電流在遠離求和連結點41的方向上拉電流，而從Outb電流獲得的電流將電流推到求和連結點41。該噪聲電流幅度相等但符號相反。
事實上，到求和連結點41的兩個不同的電流路徑保持差分結構，使得電流源的閃爍噪聲被移到或調製(也稱被斬波穩定)到不需要的(高)頻率，其隨後可通過濾波而去除，如積分器輸入濾波。該結構還使得由於電流源自身的切換而產生的失真中的偶次諧波被消除。該結構還允許DC偏置電流源的斬波，傳統上這在單端的(a single-ended)結構中是不可能的。DC偏置電流源允許到ADC的輸入位於ADC自身的輸出代碼範圍內的中間範圍處的中央。
對於大多數應用，輸入信號經由dc去耦電容器(未示出)而從外部連接到節點Vin。在沒有輸入信號存在的情況下，Vin將等於Vref。在這種情況下，將沒有電流流過輸入電阻器Rint。當在反饋路徑中使用4-位IDAC時，存在24(16)個單元電流源的合組50。在沒有輸入信號的情況下(即，在中間級(mid-scale)的ADC)，這些電流源53中的8個將通過標記為D的開關51而連接到節點Out 41，而另外8個電流源將通過由D槓52驅動的開關將它們的電流拉向節點Outb 42。上電流源31、32的功能是針對連續時間積分器而平衡這些電流，使得沒有淨電流流入或流出求和連結點41。結果，上電流源31、32提供中間級的電流偏置，該電流偏置使得IDAC 50能夠輸出高於或低於中間級的電流。由於∑-Δ環路以閉合環路控制系統工作，所以，反饋代碼對輸入信號進行跟蹤。下電流源53的功能是平衡流過輸入電阻器的輸入信號電流。來自IDAC的反饋電流和來自輸入電阻器Rint的輸入電流之間的差稱為誤差電流。該誤差電流被有效地傳送到積分器級70。
圖4示出了圖2中的加擾器的操作。每個單元IDAC 55由數據位驅動。該數據被熱量計編碼，使得在4位IDAC的該示例中有24＝16個數據線，每個單元IDAC 55對應一條數據線，其可以在範圍0-16中取值。定向數據加擾器20基於偽隨機來選擇IDAC單元元件的組合。積分器級70在連續的基礎上對輸出進行積分。圖4示出了其中所要求的反饋值為8的示例情形。這要求8個單元IDAC 55以使其電流經過開關51，同時，另外8個使其電流經過開關52。加擾器基於偽隨機選擇IDAC的不同的組合以獲得期望的反饋電流，而不是每次選擇同一8個IDAC組。在最簡單的情況下，其在第一周期選擇的IDAC組為「0000000011111111」，而在第二周期選擇的IDAC組為「1111111100000000」。當然，加擾器可以選擇IDAC的其它組合以獲得值8。已發現，使用加擾器20來選擇IDAC的不同組合對閃爍噪聲具有削去作用。對於低電平輸入信號，來自加擾器的輸出代碼提供一頻譜，其固有地將電流源閃爍噪聲削到高頻，該高頻通過濾波來去除。
根據本發明第二實施例的前端在圖5中示出。在該實施例中，去除了偏置電流源31、32和斬波開關35。其它組件與圖3中示出的相同，且使用了類似的附圖標記。放大器60和電阻器64共同構成電流到電壓的轉換器與另外的電阻器65一起確保在中級範圍中，IDAC產生流入求和連結點的淨零電流。通過去除DC偏置電流源，具有改進噪聲性能的優點，這是因為DC偏置電流源不再貢獻熱和閃爍噪聲。
為了說明該布置的操作，假定中間範圍(無輸入信號)狀況，其中來自加擾器的16位熱量計編碼的信號包括設置高的8位和設置低的8位。該信號被施加到16個IDAC 50上。這將設置其中8個IDAC 50以將D使能為高。這使得這些IDAC的電流源53將電流通過節點「Out」拉離求和連結點。另外8個IDAC使D設置為低，意味著這些IDAC的電流源53將使其電流流經「Outb」。從「Outb」引出的電流由op-amp 60發出。由於該電流必然流經最左端的電阻器64，所以，這在op-amp 60的輸出端63處產生大於「vref」的電壓。在op-amp 60的輸出端63處產生高於vref的正電壓時，其依次將與流經節點「Outb」的電流在幅度上相等的電流通過最右端的電阻器65而注入到求和連結點41。這樣，從求和連結點通過由「Out」表示的路徑而引出的電流通過由另一路徑注入的電流來平衡。由於路徑被平衡，所以，圖3中示出的最上端(PMOS)電流源31、32就不再需要了。
圖3和圖5中示出的前端對於IDAC電流提供一差分路徑，以便流向求和連結點，同時還針對單端的輸入連續時間ADC提供單端的輸出電流。
圖3和圖5中示出的前端的另一好處在於，通過IDAC的開關部分的總電流是現有技術中的一半。這是因為圖3和圖5的前端結構中所有的IDAC電流被用於取消進來的信號電流，而傳統上使用一丟棄節點，其使得當處於中級時一半電流的使用是冗餘的。
在圖3所示的布置中，其中使用了偏置電流源31、32，為了削去DC偏置電流源閃爍噪聲，需要明確的斬波開關35和驅動開關的足夠高頻率時鐘。在圖5的布置中，多位ADC的反饋路徑中採用的數據定向加擾器20的開關特性使得無需明確採用斬波開關和高頻時鐘就可完成IDAC源53的噪聲的削去。本發明還可以削去IDAC電流到電壓放大器和積分放大器的閃爍噪聲。
在圖3和圖5中，選擇信號(D)被施加到NMOS電晶體51、52，並且在圖3中由PMOS電流源31、32提供偏置電流。能夠使該架構相反。在該「相反」架構中，IDAC被實施為PMOS電晶體，且由NMOS電流源提供偏置電流。
優選地，在圖3和圖5中的電流到電壓放大器60和積分放大器73每個都是斬波穩定的。圖6和圖7示出了斬波穩定放大器的一個示例性實施例，其適合於作為IDAC放大器60和積分放大器73來使用。這是單端的Class-AB放大器，但是應理解，其它設計同樣可以使用。所述放大器具有兩個增益級160、180。第一增益級160接收一對差分輸入Vinp、Vinn，且包括圖7中所示的一對輸入器件161、162，其由交迭式級聯級所加載。第二增益級180包括一對器件181、182，其被耦合在一起以形成單端的輸出VOUT。Vb2和Vb3驅動的器件形成用於第二級的Class-AB偏置方案。施加到器件181、182的柵極上的信號形成第一增益級的輸出。第一增益級160的差分輸入Vinp、Vinn經由斬波開關163-166連接到器件161、162。第一增益級的輸出通過斬波開關183-186也被斬波。放大器內的極性在操作的兩個周期的每個期間進行交替，在第一周期期間開關Φ1閉合而開關Φ2斷開，在第二周期期間開關Φ1斷開而開關Φ2閉合，這具有在交替的周期之間交換第一級160的輸入和輸出的作用。可以看出，在第一周期期間，Vinp經由開關163連接到器件161的柵極，而Vinn經由開關165連接到器件162的柵極。在第二周期期間，Vinn經由開關164連接到器件161的柵極，而Vinp經由開關166連接到器件162的柵極。已發現使用具有兩級且其中只有第一級是斬波穩定的放大器在連續時間ADC電路中具有性能優勢。
放大器60、73內的斬波開關163-166、183-186以及圖3中的斬波開關35可以工作於寬範圍的時鐘速率。斬波控制電路被設計成以調製器時鐘速率以及該時鐘速率的因數來工作。通常，斬波開關可以工作在如下速率與∑-Δ調製器的主時鐘相同的速率(Fs)(即，調製器時鐘速率)或對調製器時鐘速率進行二分細分的速率，例如Fs/2、Fs/4、Fs/8。
圖3和圖5中所示的以及上述的單端的前端15在提供針對反饋IDAC的單端的輸出的同時還提供了差分架構的許多優點。它使能(1)在IDAC結構中差動地消除電源噪聲；(2)由於差分架構用IDAC產生的偶次諧波消除；(3)削去IDAC電流源閃爍噪聲；(4)如果使用了DC偏置電流源，DC偏置電流源的斬波；(5)去除DC偏置電流源；(6)減小的電流被耗盡在IDAC中。
圖8對圖3所示的類型的前端在不具有(跡線110)和具有(跡線112)斬波穩定時的噪聲性能進行了比較。該輸入信號是-60dB滿級1KHz信號。
圖9示出了根據本發明第二實施例的ADC的前端。這對應於圖2示出的整個ADC的級15。前端具有一對差分輸入Vinp、Vinn以及一對差分輸出175、176。通常，輸入信號將經由dc去耦電容器(未示出)連接到Vinp、Vinn。每個輸入Vinp、Vinn與電阻器Rint串聯連接。該前端包括其中每個都提供偏置電流的兩個DC偏置電流源131、132。偏置電流用於在沒有模擬輸入信號的情況下以中級狀況偏置前端。第一電流源131通過斬波開關135連接在供電軌VDD和求和節點141之間。第二電流源132通過斬波開關135連接在供電軌VDD和求和節點142之間。多位電流數模轉換器(IDAC)150連接到節點141、142。IDAC包括2N個單元IDAC的組，其中之一在圖9中示為55。IDAC接收來自快閃式ADC(18，圖2)的多位數字反饋信號，該快閃式ADC是用於選擇若干單元值IDAC155。每個單元IDAC 155包括電流源153。電流源153的第一端接地。每個IDAC 155的第一支路經由開關151連接在電流源153的第二端與求和節點141之間。每個IDAC 155的第二支路經由開關152連接在電流源153的第二端與求和節點142之間。每個IDAC 155接收選擇信號D。該選擇信號直接施加到開關151上並在施加到(D槓)開關152之前被反向。
在第一配置和第二配置中，一組斬波開關135將偏置電流源131、132交替地連接到節點141、142。在第一配置中，偏置電流源131連接到節點141，而偏置電流源132連接到節點142(如前所述)。在該結構中，開關Φ1是閉合的，而開關Φ2是打開的。在第二結構中，電流源被交換，偏置電流源131連接到節點142，而偏置電流源132連接到節點141。在該結構中，開關Φ2是閉合的，而開關Φ1是打開的。斬波開關接收時鐘信號f_chop_mos，該信號控制開關135的開關速率。
積分器級包括積分放大器(op-amp)170以及連接在每個輸出和輸入對之間的反饋電容器Cint。節點142連接到積分放大器170的求和節點171和積分放大器170的反相輸入端上。節點142連接到積分放大器170的求和節點172和積分放大器170的非反相輸入端上。積分放大器170是斬波穩定的，並接收用於控制斬波速率的信號f_chop amp。斬波開關153可工作在與用於∑-Δ調製器的主時鐘相同的速率或對調製器時鐘速率進行二分細分的速率，例如Fs/2、Fs/4、Fs/8。
現在描述所述電路的工作。前端中閃爍噪聲的三個源是每個IDAC155內的單元電流源153、偏置電流源131、132，以及積分放大器170中存在的閃爍噪聲。通過將偏置電流源131、132交替地連接到一個差分輸入端上然後另一個上對偏置電流源131、132進行斬波，其具有將它們的閃爍噪聲調製到供其來回切換的頻率的作用。該噪聲還被調製到該切換速率的奇次諧波，即Fs、3Fs、5Fs等。IDAC內存在的電流源153通過加擾器的切換動作而來回地切換。差分放大器170包含交替地來回切換的兩組斬波開關。這使得放大器170內存在的閃爍噪聲被移到驅動斬波開關的時鐘頻率以及與其相關聯的奇次諧波。放大器170內的斬波開關可以工作在與用於∑-Δ調製器的主時鐘相同的速率(Fs)或者是對調製器時鐘速率的二分細分頻率，例如Fs/2、Fs/4、Fs/8。
當選擇了IDAC，電流源153通過開關151連接到Vinp，並從節點141拉電流。相反地，當未選擇IDAC時，第二支路中的開關152被接通，其將電流源153連接到節點142，這具有從節點142拉電流的作用。差分放大器170與積分電容器Cint一起對節點171、172的淨輸入電流的差進行積分，以在輸出Intp和Intn之間產生差分輸出電壓。
來自每個IDAC 155內的電流源153的噪聲通過由加擾器20進行的IDAC的偽隨機選擇來削去。多位ADC的反饋路徑中所採用的加擾器20的開關特性使得無需明確採用斬波開關和高頻時鐘就可完成斬波。為了削去DC偏置電流源131、132的閃爍噪聲，需要明確的斬波開關和足夠高頻率的時鐘。
圖10示出了實現一種可以用作積分器級的放大器170的斬波穩定完全差分放大器的方式。該放大器具有兩個增益級，並具有輸入Vinp、Vinn和輸出Voutp、Voutn。圖6示出了實現放大器170的一種方式。第一增益級接收一對差分輸入Vinp、Vinn並包括由交迭式級聯器件堆加載的器件261、262。放大器內的輸入對的極性在操作的兩個周期的每個周期期間變化，且在第一周期期間開關Φ1閉合，開關Φ2斷開，而在第二周期期間開關Φ1斷開，開關Φ2閉合，其具有在交替的時鐘周期之間交換第一級260的輸入和輸出的作用。可以看出，在第一周期期間，Vinp經由開關263連接到器件261的柵極，而Vinn通過開關265連接到器件262的柵極。在第二周期期間，Vinn通過開關264連接到器件261的柵極，而Vinp通過開關266連接到器件262的柵極。由於第一增益級的輸出端處的斬波開關271-278的原因，放大器的總的極性是不變的。第二增益級包括器件281-284，其提供輸出Voutp、Voutn。已發現，使用具有兩個增益級、且只有第一增益級是斬波穩定的放大器在連續時間ADC電路中具有性能優勢。經修改的架構保留了小面積ADC的優勢，同時還提供高性能。圖9的差分結構以及圖3和圖5的偽差分結構也可以消除由電流源自身的切換而產生的失真中的偶次諧波。
應理解，為清晰起見而在單獨實施例的上下文中描述的本發明的某些特徵也可以結合起來在單個實施例中提供。相反地，為簡明起見而在單個實施例的上下文中描述的本發明的各個特徵也可以單獨提供或以任何適當的子組合來提供。
本發明不限於這裡所描述的實施例，在不超出本發明範圍的情況下可以對本發明進行修改和變化。
權利要求
1.一種具有輸入級的多位連續時間∑-Δ模數轉換器(ADC)，包括輸入端，其可工作來接收模擬輸入信號電流；多位反饋電流數模轉換器(IDAC)，其可工作來根據反饋信號而產生多電平反饋電流；以及積分器，其可工作來基於連續時間對所產生的電流和輸入信號電流之和進行積分；其中，所述IDAC具有包括第一偏置電流源的第一輸出支路以及包括第二偏置電流源的第二輸出支路，所述偏置電流源每個都可工作來向所述IDAC的相應輸出支路提供偏置電流，以便在中級狀況偏置所述輸入級，所述偏置電流源經由斬波開關而連接到所述輸出支路，在第一配置和相反的第二配置中，所述斬波開關可工作來將所述偏置電流源交替地連接到所述輸出支路上。
2.根據權利要求1所述的轉換器，其可工作來接收頻率為Fs的調製器時鐘信號，其中，所述斬波開關工作於Fs或其二分細分頻率。
3.根據權利要求1或2所述的轉換器，其中，所述輸入級還包括第一差分輸入線，其連接到所述第一輸出支路；第二差分輸入線，其連接到所述第二輸出支路；其中，所述積分器包括連接到所述第一輸出支路的第一差分輸入端以及連接到所述第二輸出支路的第二差分輸入端。
4.根據任一前述權利要求所述的轉換器，其中，所述積分器包括放大器，並且所述積分放大器是斬波穩定的。
5.根據權利要求4所述的轉換器，其中，所述積分放大器包括兩個增益級，其中，只有第一增益級是斬波穩定的。
6.根據權利要求4或5所述的轉換器，其可工作來接收頻率為Fs的調製器時鐘信號，其中，所述積分放大器在Fs或其二分細分頻率是斬波穩定的。
7.根據任一前述權利要求所述的轉換器，其中，所述IDAC包括一組單獨的IDAC，每個具有可選擇性地連接到所述第一輸出支路和所述第二輸出支路的電流源。
8.根據權利要求7所述的轉換器，其中，所述反饋信號單獨地選擇每個單獨的IDAC，每個單獨的IDAC內的所述電流源可連接到所述第一輸出支路和所述第二輸出支路之一上。
9.根據權利要求7或8所述的轉換器，其中，所述IDAC接收來自加擾器的反饋信號，所述加擾器改變單獨的IDAC的選擇以獲得反饋電流的每一電平。
10.根據權利要求7到9中任一權利要求所述的轉換器，其中，所述單獨的IDAC是單元值IDAC。
11.根據任一前述權利要求所述的轉換器，其中，所述第一輸出支路經由第一路徑連接到所述積分器的輸入端處的求和節點上，並且所述第二輸出支路經由第二路徑連接到所述求和節點上，所述第一路徑以第一極性將電流從所述IDAC傳送到所述求和節點，並且所述第二路徑以相反的極性將電流從所述IDAC傳送到所述求和節點。
12.根據權利要求11所述的轉換器，其中，所述第二路徑包括電流到電壓轉換器和第一電阻器。
13.根據權利要求12所述的轉換器，其中，所述電流到電壓轉換器包括放大器，所述放大器具有連接到所述IDAC的所述第二輸出支路的反相輸入端，以及經由第二電阻器連接到所述反相輸入端的輸出端。
14.一種以集成電路形式的、根據任一前述權利要求所述的轉換器。
15.一種使用多位連續時間∑-Δ模數轉換器(ADC)產生信號的方法，包括提供模擬輸入信號電流；在IDAC的第一輸出支路和該IDAC的第二輸出支路產生多電平反饋電流，所產生的電流取決於所接收的反饋信號；基於連續時間對所產生的電流和輸入信號電流之和進行積分；提供第一偏置電流源和第二偏置電流源，其中每個都提供偏置電流以便在中級狀況偏置所述IDAC的相應輸出支路；並且在第一配置和相反的第二配置中，將所述偏置電流源交替地連接到所述輸出支路。
16.一種根據權利要求15的所述方法產生的信號。
17.一種具有輸入級的多位連續時間∑-Δ模數轉換器(ADC)，包括輸入端，其可工作來接收模擬輸入信號電流；多位反饋電流數模轉換器(IDAC)，其可工作來根據反饋信號而產生多電平反饋電流；以及積分器，其可工作來基於連續時間對所產生的電流和輸入信號電流之和進行積分，所述積分器包括放大器；其中，所述積分器的所述放大器是斬波穩定的。
18.根據權利要求17所述的轉換器，其中，所述積分放大器包括兩個增益級，其中，只有所述第一增益級是斬波穩定的。
19.根據權利要求17或18所述的轉換器，其可工作來接收頻率為Fs的調製器時鐘信號，其中，所述斬波開關工作在Fs或其二分細分頻率。
20.根據權利要求17到19中任一權利要求所述的轉換器，其中，所述IDAC具有經由第一路徑連接到所述積分器的輸入端處的求和節點上的第一輸出支路，以及經由第二路徑連接到所述求和節點上的所述第二輸出支路，所述第一路徑以第一極性將電流從所述IDAC傳送到所述求和節點，並且所述第二路徑以相反的極性將電流從所述IDAC傳送到所述求和節點，使得所述IDAC可以在中級狀況偏置所述轉換器而無需偏置電流源。
21.根據權利要求20所述的轉換器，其中，所述第二路徑包括電流到電壓轉換器和第一電阻器。
22.根據權利要求21所述的轉換器，其中，所述電流到電壓轉換器包括放大器，該放大器具有連接到所述IDAC的所述第二支路的反相輸入端，以及經由第二電阻器連接到所述反相輸入端的輸出端。
23.一種以集成電路形式的、根據權利要求17到22中任一權利要求所述的轉換器。
24.一種在多位連續時間∑-Δ模數轉換器(ADC)中產生信號的方法，包括提供模擬輸入信號電流；根據反饋信號產生多電平反饋電流；並且基於連續時間對所產生的電流和輸入信號電流之和進行積分；並且斬波穩定所述積分器。
全文摘要
一種多位連續時間∑－Δ模數轉換器(ADC)，其具有接收模擬輸入信號電流的輸入級。一種多位反饋電流數模轉換器(IDAC)，其根據反饋信號產生多電平反饋電流。一種積分器，其基於連續時間對所產生的電流和輸入信號電流之和進行積分。所述IDAC具有包括第一偏置電流源的第一輸出支路以及包括第二偏置電流源的第二輸出支路。所述偏置電流源向所述IDAC的相應支路提供偏置電流，以便在中級狀況偏置輸入級。偏置電流源經由斬波開關連接到支路，在第一配置和相反的第二配置中，所述斬波開關將所述偏置電流源連接到所述支路。儘管優選地只有第一級是斬波穩定的，但是，積分放大器也可以是斬波穩定的。
文檔編號H03M3/04GK101044684SQ200580035552
公開日2007年9月26日 申請日期2005年9月16日 優先權日2004年9月17日
發明者保羅·約翰·默洛, 瑪麗亞·戴·莫爾·查馬羅·馬丁, 科林·G·萊登, 邁克·多米尼克·基恩, 羅伯特·W·亞當斯, 理察·託馬斯·歐布裡安, 帕斯卡爾·託馬斯·米諾格, 漢斯·約翰·奧洛夫·蒙松 申請人:模擬裝置公司