具有異步計時電路的電路測試的製作方法
2023-10-21 05:50:22
專利名稱:具有異步計時電路的電路測試的製作方法
本發明涉及異步控制電路的測試、具有異步計時電路以執行測試的測試預備電路、和產生針對這種電路的測試模式(test pattern)的方法。
可測試性是大型電子電路的基本特性。按照常規，通過掃描鏈技術使得同步定時電路可測試。同步電路包含周期性地捕獲輸出數據的寄存器，該輸出數據以來自這些寄存器的輸入數據為基礎由組合邏輯電路產生。在測試期間掃描鏈技術耦接移位寄存器結構(「掃描鏈」)中被測試電路的寄存器。該掃描鏈使得利用測試信號控制組合邏輯電路的輸入信號和捕獲這些組合邏輯電路對該測試信號的響應成為可能。該捕獲的響應被用來確定該電路是否包含缺陷。
掃描鏈技術到異步電路的應用呈現另外的問題。異步電路具有計時電路，該計時電路確定被連接到組合邏輯的各個寄存器(例如，觸發器或鎖存器)什麼時候工作來捕獲數據。該異步電路的計時電路通常包含在依賴於應用的結構中連接的許多邏輯電路，從而響應於動態條件單獨地為被施加計時信號的不同寄存器適應計時信號的產生。在測試期間，這些自適應計時信號通常必須被來自中心時鐘更加嚴格的計時信號所代替。當這實現時，可以以與在組合電路情況下相同的方式測試該寄存器之間的組合電路。
但是，在異步電路的情況下，該計時電路也應當被測試。這個電路不太容易進行掃描鏈測試，因為它沒有數據電路的傳統寄存器組合邏輯結構。使得該計時電路順從於掃描鏈測試的一種方式是，通過為了測試目的將主從鎖存器對插入到計時電路中，使得它看起來象數據電路，並且在掃描移位寄存器結構中連接這些鎖存器對。在正常操作期間，使得該鎖存器透明以便實現異步操作，但在測試期間該鎖存器作為寄存器工作。實際上，這給了該計時電路與數據電路相同類型的寄存器/組合邏輯結構。這樣，使得利用測試信號控制計時電路中的信號和觀測計時電路中組合邏輯電路的響應是可能的。
儘管這項技術原則上提供了測試異步電路計時部分的解決方案，但應當特別注意該計時電路中的時間連續反饋迴路。這種迴路通常被用來實現異步狀態機，該狀態機被設計來假定一系列連續狀態，通過預定的信號配置來確定狀態轉換。數字電路中的時間連續反饋迴路具有這樣的影響，即它引起輸出信號對在前輸入信號變化的相關性。這對於測試目的來說是不希望的，因為它阻止了在正確操作電路的測試輸入信號和輸出信號之間存在一對一的關係。在應用測試信號期間在前瞬時信號配置(假信號)可能影響輸出信號。
按照常規，通過確保將來自掃描移位寄存器結構的主從鎖存器對插入到計時電路的每個時間連續反饋迴路中，防止在測試期間這種情況發生。當在測試期間將主從鎖存器對進入非透明狀態時，該時間連續反饋迴路被斷開，這確保輸出信號將不依賴於在前瞬時信號配置。結果，確保了可預測的測試響應。
但是，計時電路中鎖存器的增加使得該電路減慢。由異步計時電路中附加的鎖存器引入的延遲完全是開銷，因為這些鎖存器在操作期間沒有作用。這可以與電路數據部分中的寄存器相比較，其在測試期間和正常操作期間都被用到，因此它們不能構成開銷。
WO02/101926記述了如何以較低的開銷實現異步計時電路的測試。將動態掃描移位寄存器與反饋迴路集成在一起，以使得該開銷最小化。根據該文獻，通過在每個反饋迴路中使用至少兩個三態輸出電路，斷開該時間連續反饋迴路。在測試期間，每個反饋迴路中的至少一個三態輸出端被保持在高阻抗狀態，以斷開該反饋迴路。將另外的三態耦接驅動器添加在特別用於測試的連續反饋迴路節點之間，從而可以形成動態移位寄存器。在測試期間，使用該動態移位寄存器來將測試數據移入和移出通過該掃描移位寄存器。
這種結構提供了所有需要的測試裝置(測試數據的移位傳輸，測試數據的應用，響應的捕獲和防止假信號的歷史影響該測試結果)。而且，由於必須要添加僅三態輸出端來代替鎖存器，因此在計時電路中時間延遲增加很少。但是，動態移位寄存器的使用降低了該電路的可靠性。傳統的測試設備不能解決這個問題，因此必須設計專門的測試設備來使用這些寄存器。而且，在現代集成電路(IC)技術中動態電路操作不是非常可靠，特別是當使用慢的檢測器時鐘時。這就使得使用這種已知技術不太引人注意。
其中，本發明的目的是提供異步計時電路的測試，該測試使用靜態掃描鏈兼容結構來控制和觀察電路中的信號，該電路在異步計時電路中具有時間連續反饋迴路，而不會在異步計時電路中引入額外的延遲，並且不會出現測試結果依賴於瞬時信號配置的危險。
其中，本發明的目的是提供異步計時電路的測試，該測試使用靜態掃描鏈兼容結構，在該掃描鏈中具有最少的附加寄存器。
其中，本發明的目的是提供一種測試具有時間連續反饋迴路的異步計時電路的方法，其中可以使用不能解決時間連續反饋迴路的傳統測試模式發生器。
根據本發明的測試預備電路在權利要求
1中提出。根據本發明，時間連續反饋迴路首先被斷開，然後在測試期間被臨時恢復，以便捕獲由該反饋迴路所確定的數據。在該時間連續反饋恢復之前，使用多路復用電路來施加迴路測試數據到該時間連續反饋迴路的反饋輸入端。在由測試數據所確定的該迴路的迴路外部輸入信號穩定之後，該多路復用電路在測試期間恢復該時間連續反饋迴路。這防止了不可預測的依賴於歷史的輸出信號。因為這使得以恢復的時間連續反饋迴路執行測試是可能的，所以不需要在該反饋迴路中包括鎖存器，這意味著靜態鎖存器可以被用在該迴路外的掃描移位寄存器結構中，以便提供和捕獲測試數據，而不會影響該異步計時電路的延遲。優選地，在該反饋迴路的信號通道中只提供單一附加多路復用電路的電路被提供，沒有寄存器(諸如只用作測試目的的鎖存器或觸發器)被包括在整個迴路的信號通道中。這使得正常操作期間的速度損失最小化。
在一個實施例中，該異步計時電路包含多個互連的時間連續反饋迴路(在這裡使用的「互連」包括從一個時間連續反饋迴路到另一個的信號的時間連續耦接，和/或一個時間連續反饋迴路的至少一部分在另一個時間連續反饋迴路中的結合)。在這種情況下，在一個時間連續反饋迴路恢復之後的信號發展可以影響另一個時間連續反饋迴路的輸入信號，引起不可預測的輸出信號。為了防止這種情況，根據本發明，測試控制電路每次只在反饋迴路的預定組合中恢復時間連續反饋迴路，保持該組合之外的反饋迴路是斷開狀態。可以使用幾個不同的反饋迴路組合，每個組合中的反饋迴路分別地被恢復。選擇一個組合中的反饋迴路，以使得沒有來自該組合中任何反饋迴路的信號影響該組合中任何其它反饋迴路的輸入信號，這時候該組合之外的反饋迴路仍保持斷開狀態。針對此所需要的組合的最小數是兩個組合，它們一起包括該異步計時電路的所有反饋迴路。最壞的情況將需要針對每個反饋迴路的單獨組合，但已經發現通常五到七個不同組合就足以包括所有的反饋迴路。
優選地，當該時間連續反饋迴路被恢復時，來自該反饋迴路的測試結果被直接捕獲到測試掃描移位寄存器結構中的鎖存器中。這最小化了複雜性。可替換地，當然可以使用該測試掃描移位寄存器結構之外的鎖存器，該結果隨後被傳送到該移位寄存器中。在兩種情況下，可以將該鎖存器定位在該時間連續反饋迴路的反饋通道之外，最小化了額外的延遲。優選地，該捕獲鎖存器具有直接耦接到多路復用結構輸出端的輸入端(即，耦接到一個輸出端，在該輸出端處輸出信號以一對一的方式依賴於處於該多路復用電路的被選輸入端處的信號)。這樣，該測試數據產生鎖存器和該捕獲鎖存器可以被容易地組合到作為移位寄存器結構的一部分的寄存器中，來執行移位測試數據的功能。
在一個實施例中，該捕獲鎖存器是數據寄存器的一部分，該數據寄存器被用來在正常操作期間提供和/或接收被鎖存的數據(與計時信號相反)。這樣，為了測試目的需要最小值的附加鎖存器。優選地，在這個數據寄存器之前添加多路復用器，用來在從被恢復的時間連續反饋迴路中捕獲測試結果的測試模式和從該電路中捕獲數據的另一個或另一些模式之間切換。這保持了最大的可測試性。
因為根據本發明的電路測試時間連續反饋迴路，所以當使用傳統的測試模式產生軟體時，問題可能產生。這種軟體被設計來選擇圖，從而在該電路所有節點處的缺陷將暴露，對此必須分析被測試電路的電路設計，通常假定不存在反饋迴路。然而，如果提供改進的電路設計，可以使用這種軟體，該改進的電路設計不對應於被測試電路的實際電路設計，在該改進設計的意義上，來源於移位寄存器結構的多路復用結構的輸入端被耦接到該反饋迴路的輸入端，該反饋迴路的輸入端被耦接到實際設計中多路復用結構的輸出端。當然，這種改進設計在正常操作期間將不能正常發揮作用，但在測試期間它將產生與實際電路相同的輸出信號。這就意味著針對這種改進電路產生的測試模式可以被用來測試實際電路。
將使用非限制的實例並通過參照附圖更加詳細地描述本發明的這些和其它的目的和有利方面。
圖1說明了電路構造；圖1a說明了寄存器單元；圖2示出了異步計時電路的典型組件；圖3示出了異步計時電路的測試預備組件；圖3a，b示出了可替換的測試預備組件；圖4示出了異步計時電路的測試預備組件；圖5示出了異步計時電路的測試預備組件；圖6示出了測試預備異步計時電路的一部分；圖7示出了測試電路中信號脈衝的實例；圖8示出了用於產生不同測試啟動信號的電路；圖9示出了測試環境。
圖1說明了典型的數字電路構造。該電路包含組合邏輯電路10、寄存器12、計時電路14和測試控制電路16。計時電路14具有輸入接口14a、輸出接口14b和耦接到該寄存器12的輸出端。該組合邏輯電路10的輸入端和輸出端被耦接到該寄存器12。一些寄存器12還具有耦接到外部端子的輸入端或輸出端。而且，將寄存器12彼此串聯連接，並和掃描移位寄存器結構中的計時電路14的一部分串聯。測試控制電路16具有耦接到寄存器12和計時電路14的控制輸出端(耦接沒有明確地示出)。
在操作中組合邏輯電路10使用數字輸入信號來形成數字輸出信號。將該輸入信號從寄存器12的輸出端提供到組合邏輯電路10，並且來自組合邏輯電路10的輸出信號在寄存器12的輸入端處被接收。在由計時電路14控制的時間點上，將該輸出信號複製到寄存器12中，之後將該輸出信號作為新的輸入信號提供給組合邏輯電路10。
儘管組合邏輯電路10被顯示為單個方框，但應當理解這個方框可以代表許多這種分離的邏輯電路的集合。類似地，儘管以行的形式顯示寄存器12，但應當理解在正常操作中各個寄存器起到連續邏輯電路之間寄存器的作用。僅為了說明的目的選擇用一個框的組合電路和一行寄存器的圖形顯示，而不代表操作功能。
圖1的電路被設計來支持測試模式。在該測試模式中，測試控制電路16發送控制信號到起移位寄存器作用的寄存器12，因此可以將測試輸入和輸出數據通過該鏈移入和移出該電路。而且，當該測試輸入數據處於該鏈中選擇的位置時，測試控制電路16可以控制寄存器12來捕獲組合邏輯電路10響應來自組合邏輯電路10的測試輸入數據產生的輸出信號。
圖1a示出了用於圖1電路中的寄存器12的傳統實施例。該寄存器包含多路復用器120、第一和第二鎖存器122、124。對於來自組合邏輯電路10(未示出)的信號的寄存器的輸入端被耦接到多路復用器120的第一輸入端，該多路復用器120具有耦接到第一鎖存器122的數據輸入端的輸出端。第一鎖存器122具有耦接到第二鎖存器124的輸出端，第二鎖存器124又具有耦接到組合邏輯電路10(未示出)的輸出端。將多路復用器120的第二輸入端耦接到該掃描移位結構中在前寄存器12(未示出)的輸出端。在正常操作期間，測試控制電路16控制多路復用器120傳送來自組合邏輯電路10(未示出)的信號。將處於鎖存器122、124的計時輸入端的計時信號用來捕獲來自組合邏輯電路10的一部分的數據，和用來傳遞捕獲的數據到該組合邏輯電路10的其它部分。
在該測試模式中，測試控制電路16首先控制多路復用器120傳遞來自它的第二個輸入端，即來自該掃描移位寄存器結構中在前寄存器的輸出端的數據。這允許測試數據被移入。當該測試數據已經到達它應當被組合邏輯電路10使用的位置時，測試控制電路16設置多路復用器120傳遞來自組合邏輯電路10的數據。這就使得第一鎖存器122能夠捕獲對來自組合邏輯電路10的測試輸入數據的響應。通過對來自該寄存器12任意之一的測試數據施加邏輯操作，組合邏輯電路10形成這個響應。該電路被說成是組合的，因為它的輸出信號一旦穩定下來就不依賴於在前的瞬時信號配置。在捕獲該響應之後，測試控制電路16控制多路復用器120傳遞來自它的第二輸入端的數據，因此該測試結果可以被移出。
圖1電路是異步電路，其意味著計時電路14具有適應時間點之間的時間差的能力，在該時間點上計時電路14使得不同的寄存器12從組合邏輯電路10中捕獲輸出信號，例如依賴於從輸入接口14a或輸出接口14b接收的計時信號和/或依賴於內在延遲。
異步計時電路14不同於同步計時電路。在同步計時電路中，寄存器捕獲數據的時間點由中心時鐘確定，該中心時鐘具有確保連續捕獲操作之間的足夠延遲的時鐘頻率。在異步電路中，時間點被選擇作為對來自不同源的計時信號邏輯運算的結果，和被存儲在該計時電路中的瞬時狀態信息。用於該目的的許多不同形式的異步計時電路本身是已知的。在測試期間，使用測試時鐘典型地執行時間點的選擇。對於該目的，在寄存器12的計時控制輸入端通常添加多路復用器(未示出)，從而由測試時鐘信號替代異步計時信號。這解決了組合邏輯電路10的測試。但是，計時電路14中的內部組件也應當優選地被測試。
圖2示出了異步計時電路14的組件20的典型結構。該組件包含以前饋方式使用的第一組合邏輯電路21，和第二組合邏輯電路22，該第二組合邏輯電路22的輸出端24具有到其輸入端之一的反饋連接26。第一組合電路21的輸入端通常來源於具有與組件20結構相似的結構的組件輸出端(未示出)。在這個實例中，第一組合邏輯電路21具有兩個輸入端和兩個輸出端，第二組合電路22具有三個輸入端a、b、c(其中之一用作反饋輸入端)和一個輸出端，不過當然在其它實例中其它數目的輸入端和輸出端可以出現。
第二組合電路22和它的反饋26的組合被稱為C元件。設計第二組合邏輯電路22的邏輯功能，以使得該反饋可以被用來將C元件鎖定在依賴於在前輸入信號值的狀態。可以將第二組合邏輯電路22的輸入信號(a，b)值區分成不同的種類設置信號值、復位信號值和保持信號值。當輸入信號(a，b)假定設置值時，這導致輸出端24處的信號假定第一值。當該輸入信號(a，b)假定復位值時，這導致輸出端24處的信號假定第二值。當該輸入信號(a，b)假定保持值時，這導致該輸出端24處的信號保持它的在前值，無論該值是什麼。
在簡單實例中，第二組合電路22可以包含由第一和第二與非門(未示出)組成的鎖存器，該第一與非門具有耦接到第二組合電路22的c輸入端的第一輸入端，和耦接到該第二與非門的第一輸入端的輸出端，該第二與非門具有耦接到第二組合電路22的輸出端24的輸出端。在這種情況下，第二組合電路22的輸入端a、b可以分別被耦接到這些與非門的第二輸入端。但是，實際上，第二組合電路22通常會包含它輸入端的更多複雜邏輯功能。
圖3示出了圖2組件20的修改方案，其已被修改來支持測試。將多路復用器30添加在第二組合邏輯電路22的輸出端。除了組件20之外，還示出了形成掃描移位寄存器結構的一部分的第一和第二寄存器31、32。多路復用器30具有耦接到第二組合邏輯電路22的輸出端的第一輸入端、耦接到第一寄存器31的輸出端的第二輸入端、耦接到輸出端24和反饋26的輸出端、和耦接到測試控制電路16(未示出)的控制輸入端TE。
在操作中，在正常的操作模式(當該電路沒有被測試時)中，測試控制電路16(未示出)控制多路復用器30，將來自其第一輸入端的信號傳遞到其輸出端。結果，組件20以與圖2電路相同的方式運行，由於該添加的多路復用器30而具有稍微增加的延遲。
在該測試模式中，首先通過該掃描移位寄存器結構將測試輸入數據移入。在這個移位階段期間，測試控制電路16(未示出)在多路復用器30的控制輸入端處設置控制信號TE，以使得多路復用器30將來自第一寄存器31的信號傳遞到多路復用器30的輸出端。這樣，只有多路復用器30被功能性地插入掃描移位寄存器結構中。
隨後，測試組件20。最初測試控制電路16(未示出)將控制信號TE保持在一個值，以使得多路復用器30將來自第一寄存器31的信號傳遞到多路復用器30的輸出端。就是說，反饋迴路最初被保持在斷開狀態。將測試輸入信號施加到組件20，通過計時電路的其它組件(未示出)施加到第一組合電路21的輸入端。因為多路復用器30在這個階段保持反饋迴路處於斷開狀態，所以第二組合邏輯電路22的輸出信號不依賴於在其輸入端處的瞬時在前信號配置。
接下來，一旦第二組合邏輯電路22的輸入信號穩定下來，測試控制電路16就改變控制信號TE，以使得多路復用器30傳遞來自其第一輸入端，即來自第二組合電路22的輸出端的信號。這樣，恢復反饋迴路。如果信號a、b具有設置或復位值，那麼在第二組合電路22輸出端處的信號將分別保持該設置或復位值，並且多路復用器30的輸出信號將假定這個值。如果信號a、b不具有設置或復位值，那麼在第二組合電路22輸出端處的信號將保持它的在前值，即由在多路復用器30第二輸入端處的信號先前限定的值。因此，多路復用器30的輸出信號將仍然保持它的在前值。在這個階段期間，其中在該測試步驟中恢復反饋迴路，在第二寄存器32處的時鐘電平變化導致多路復用器30的輸出信號在第二寄存器32中被捕獲。
隨後，測試控制電路16設置多路復用器30的控制信號TE，以使得多路復用器30將來自其第二輸入端的信號傳遞到其輸出端。這恢復了該掃描移位寄存器結構為其移位寄存器功能。現在該測試輸出數據被移位通過該掃描移位寄存器結構。
儘管切換多路復用器30來傳遞來自其第一輸入端的信號臨時創建了反饋迴路，但這個迴路不會對不可預測的瞬時信號配置(假定該電路運行正常)產生任何依賴。這是因為多路復用器30繼續提供來自第一寄存器31的信號，保持該反饋迴路斷開，直到第二組合邏輯電路的另一個輸入已經穩定。該引起的第二組合邏輯電路22的輸出信號可以是在前保持的從第一寄存器31施加的輸入信號的函數，或它的其它輸入信號的函數，可以在第二寄存器32中被捕獲，而沒有計時風險。
應當注意與使用圖1a電路的區別。首先，當然，圖3的電路涉及計時電路14的一部分，然而圖1a的電路是用於捕獲來自組合邏輯電路10的測試輸出數據，該組合邏輯電路被用於數據。而且，僅將圖1a電路施加給前饋電路，這些電路不包含傳統掃描測試實踐中的反饋通道。相反地，在圖3中被測試組件包含反饋迴路，該反饋迴路導致狀態信息的保持。然而，在C元件的特定情況下，這不會引起任何問題，因為該反饋處於斷開狀態，直到除了它的反饋信號之外它的所有輸入信號已經穩定。
在計時電路14的某些實施例中，一些反饋迴路可能具有負的迴路增益，這當在這些迴路周圍存在非偶數的反相時發生。通常，這種反饋迴路與其它反饋迴路交織，以確保這些迴路在正常使用期間穩定。然而，如果在測試期間這種具有負迴路增益的反饋迴路將主動恢復，同時該穩定迴路仍保持斷開狀態，那麼這可以阻止該恢復的反饋迴路穩定到確定狀態。在這種計時電路中，優選地提供另外的測試電路專門用於具有負迴路增益的迴路，從而使得在沒有恢復這些迴路的情況下測試這些反饋迴路成為可能。
圖3a示出了如何針對此目的修改具有負迴路增益的所選組件。在迴路中增加附加的多路復用器34，該附加多路復用器34具有耦接到原始多路復用器30的輸出端的第一輸入端和耦接到輸出端24和反饋連接26的輸出端。附加寄存器36(通常由一對鎖存器組成，該鎖存器可選擇地做成透明的)具有耦接到原始多路復用器30的輸出端的輸入端和耦接到該附加多路復用器34的第二輸入端的輸出端。附加多路復用器34的控制輸入端TE2從測試控制電路(未示出)中接收又一個測試控制信號TE2。
在正常操作中，多路復用器30、34、控制電路16(未示出)控制該多路復用器的控制信號TE、TE2，以使得該反饋迴路繼續閉合。在測試移位操作期間，多路復用器30、34、控制電路16(未示出)控制該多路復用器的控制信號TE、TE2，以使得寄存器31、32、36作為掃描移位寄存器結構的一部分執行(可選擇地，當不需要迴路的測試時，可以通過多路復用器30、34的適當切換將寄存器36從處於移位模式的移位寄存器中移走；這降低了移位所需的時間)。
使用兩種測試操作模式。在第一種測試模式中，測試控制電路16(未示出)控制多路復用器的控制信號TE、TE2，以使得原始多路復用器30將第二組合電路22的輸出端耦接到原始多路復用器30的輸出端，並且附加多路復用器34將附加寄存器36的輸出端耦接到附加多路復用器34的輸出端。這樣，該迴路保持斷開狀態，將來自附加寄存器36的測試輸入數據提供給第二組合邏輯電路22，並且結果在附加寄存器36中被捕獲(附加寄存器36的輸出還在寄存器32中被捕獲)。在第二種測試模式中，控制電路16(未示出)控制多路復用器的控制信號TE、TE2，以使得原始多路復用器30將寄存器31的輸出端耦接到原始多路復用器30的輸出端，並且附加多路復用器34將原始多路復用器30的輸出端耦接到附加多路復用器34的輸出端。這樣，該迴路還是保持斷開狀態，現在將來自寄存器31的測試輸入數據提供給輸出端24，其中其被第二組合邏輯電路22捕獲，並且結果在附加寄存器32中被捕獲(並且寄存器31的輸出還在附加寄存器36中被捕獲)。
應當注意，這個測試方法在迴路中需要兩個多路復用器30、34，這降低了正常操作的速度。如在圖3b中所示，通過將第二組合電路22的輸出端直接耦接到附加多路復用器34的第二輸入端，多路復用器之一可以從該迴路中移走。這使得在不閉合迴路的情況下執行測試、從附加寄存器36中提供測試數據和在附加寄存器36中捕獲測試結果成為可能。但是，在這種情況下，不可能測試在第二組合電路22和附加多路復用器36之間的部分迴路。因此，可以看到，為了支持完整可測試性，必須插入比在具有正反饋(參考圖3)的反饋迴路情況下更多的多路復用器，在具有正反饋的反饋迴路情況下該反饋迴路可以作為測試的一部分被恢復。
將會意識到，在這個實施例中不需要多路復用器30、34是串聯的它們可以被包含在沿著該迴路的任何地方，因此在正常操作中邏輯電路在多路復用器之間是可操作的。而且，應當意識到在這種情況下兩個多路復用器的使用並不總是必需的。如果具有負迴路增益的迴路可以以另一種方式穩定，例如通過恢復其它的相關迴路，那麼這可以被用來測試這樣一種迴路。
第一和第二寄存器31、32可以是被包括在掃描移位寄存器結構中的寄存器，不用於其它目的只是提供測試輸入數據到組件20和從組件20中捕獲響應數據。但是，在又一個實施例中，可以從寄存器12中使用一個或多個寄存器，該寄存器12還被用於捕獲來自組合電路10的數據。
圖4示出了一種電路的實施例，該電路使用寄存器12從組合電路10(在圖4中未示出)和從組件20中捕獲測試結果。為了使這成為可能，已經添加了另一多路復用器40。該另一多路復用器具有耦接到多路復用器30輸出端的第一輸入端和耦接到組合邏輯電路10輸出端的第二輸入端，其通常耦接到寄存器12的輸入端。將另一多路復用器40的輸出端耦接到寄存器12的輸入端。將另一多路復用器40的控制輸入端TC耦接到測試控制電路16(未示出)。在操作中，在測試模式中，測試控制電路16具有應用控制電路的選擇，這導致測試響應數據從組件20而不是從組合邏輯電路中被捕獲。在正常模式中寄存器12在計時電路14中沒有作用，在這個模式中它作為數據寄存器運行，協同組合邏輯電路10工作。
儘管本發明已經依靠特定電路實施例得到描述，但應該意識到本發明不限於這些實施例。例如，已經顯示了組合邏輯電路10和計時電路14之間的嚴格分離。這個分離例如應用於管線式電路，其中逐步邏輯地處理數據，並且在步驟之間存儲該數據，至少當在下一步中處理前趨數據(predecessor data)時。但是，本發明不限於這樣一種嚴格的分離。在其它實例中，計時電路可以從組合電路中接收輸入信號，例如以引入數據值相關的延遲，或以產生響應於數據信號到達的計時信號。而且，計時電路可以使用交互信號交換，諸如握手，其中計時電路14發送或接收請求或確認信號。
而且，儘管為了簡化，已經顯示了單個移位寄存器結構，但應當意識到當然可以使用包含更多移位寄存器或具有分支或會聚移位通道的移位寄存器的更複雜結構。而且，在已經記述了使用多路復用器的場合，應當理解這些多路復用器可以以具有多路復用功能的任何電路實現。這包括具有輸入輸出關係的邏輯電路(該邏輯電路根據控制數據輸入端的控制信號值從一個數據輸入端或另一個輸入端複製數據)、在輸出端和相應輸入端之間具有控制信號受控開關的電路、或者具有耦接到多路復用器輸出端的輸出端和耦接到相應輸入端的輸入端的三態驅動器，該控制信號確定哪個驅動器將不處於高阻抗輸出狀態。
在每種情況下，多路復用器功能可以與在該多路復用器之前的組合邏輯電路集成在一起，例如，通過在在前組合邏輯電路的末級中使用三態級，或通過將組合邏輯電路的輸入輸出關係與對應於多路復用的輸入輸出關係集成在一起。
而且，儘管已經顯示了一個實施例，其中將多路復用器耦接在一方面第二組合邏輯電路22輸出端與另一方面的組件20輸出端和反饋連接之間，但是應當意識到可以將多路復用器定位在該反饋迴路的其它地方。圖5示出了一個實例，其中將多路復用器30定位在反饋連接中，但在第二組合邏輯電路22輸出端和組件20輸出端之間的連接之外。為了說明的目的，已經在掃描移位寄存器結構中添加了附加多路復用器50，以確保可以以移位的模式將測試數據從第一寄存器31移位到第二寄存器32中，或可以在測試期間捕獲測試結果數據。如果將第二寄存器32的輸入端耦接到多路復用器30的輸出端或承載一對一依賴於該輸出的信號的信號線，那麼可以省略附加多路復用器50。這是否有可能取決於該組件的輸出信號是否足夠可見。
可選擇地，可以將多路復用器定位在第二組合邏輯電路22內部，假定它斷開該反饋迴路。在所有情況下，這使得支持下列操作成為可能(a)正常操作，其中該反饋迴路連續操作，(b)移位操作，其中該反饋迴路處於斷開狀態，並且測試數據可以被移位通過掃描測試寄存器結構，(c)將測試數據饋送到該迴路，直到其它輸入已經穩定，(d)該反饋迴路的隨後重建以及(e)捕獲測試結果數據，同時該反饋迴路在測試期間被臨時恢復。
當將輸出端24耦接到另一個組件20的反饋迴路輸入端時，問題可能產生。這是因為一旦該反饋迴路被重建，輸出端24處的信號可能改變。如果同時重建其它組件中的反饋迴路，那麼可能具有其反饋迴路重建之後其它組件的輸入信號變化的影響，具有瞬時信號影響輸出的風險。
一種解決方案將是添加附加電路(例如，另一未顯示的多路復用器)，以禁止在測試期間輸出端24處的信號發展影響下遊的更多反饋迴路(未顯示)。然而，這樣一種附加電路可能降低電路操作。因此避免這種附加電路是有優勢的。
圖6示出了異步計時電路的一部分，其包含多個組件20，每個組件包含多路復用器(未顯示)、測試控制電路16和一部分掃描鏈結構31、32。如圖所示，每個組件20被耦接到掃描移位寄存器結構，來接收測試輸入數據和輸出測試輸出數據。測試控制電路16具有不同測試啟動輸出端TE1、TE2和TE3，其耦接到相應組件。可以將每個測試啟動輸出端TE1、TE2和TE3耦接到多個不同的組件20(未顯示)。應當意識到，可以將附加寄存器(未顯示)包括在掃描移位寄存器結構中，以及到組件20和從組件20到其它組件(未顯示)的進一步連接可以存在。
圖7示出了在測試啟動輸出端TE1、TE2和TE3上的信號脈衝和時鐘線CLK I和CLK II的實例。如圖所示，時鐘線CLK I和CLK II不具有重疊脈衝。在脈衝期間寄存器31、32分別是透明的，並且在脈衝外寄存器31、32保持數據。每個測試啟動信號TE1、TE2和TE3包含負脈衝，該負脈衝重建反饋迴路，並以相對於CLK I脈衝開始的延遲開始。該延遲被配置為具有足夠大小，以確保反饋迴路的非反饋輸入在多路復用器30重建反饋迴路之前已經穩定，該非反饋輸入在CLK I中的脈衝上變化。當來自反饋迴路的數據已被捕獲時，TE1、TE2和TE3中的負脈衝至少延續到第二時鐘CLK II中的脈衝結束。
為了防止不可預測的測試結果，使用不同的測試啟動信號TE1、TE2和TE3，其包含在互不相同的時鐘周期內重建反饋迴路的脈衝(可能，但不是必需的，在相鄰的時鐘周期內)。特別地，僅當用於具有反饋迴路的其它組件20的測試啟動信號TE1、TE2和TE3不包含脈衝時(其中該反饋迴路饋送輸入信號到特定組件20)，用於具有反饋迴路的特定組件20的測試啟動信號TE1、TE2和TE3包含脈衝。
這樣，可預測的測試結果可以被意識到，而不需要在計時電路中包括附加電路。針對此所需要的不同測試啟動信號TE1、TE2和TE3的數量依賴於計時電路的結構。當然，在任何情況下，它足以使用與存在的組件20一樣多的許多不同計時電路。但是，通常它足以使用更少的不同測試啟動信號TE1、TE2和TE3，諸如五個或七個不同的測試啟動信號TE1、TE2和TE3。所有所需要的是，僅當用於具有反饋迴路的其它組件20的測試啟動信號TE1、TE2和TE3不包含脈衝時(其中該反饋迴路饋送輸入信號到特定組件20)，具有反饋迴路的每個特定組件20具有包含脈衝的測試啟動信號。相同的測試啟動信號TE1、TE2和TE3可以被提供給多個組件，該多個組件不提供輸入信號給相同數量的其它組件。
圖8示出了產生不同測試啟動信號的電路。該電路包含選擇發生電路84、解碼器80和行元件82。用於一個解碼器80和行元件82的電路結構被更加詳細地顯示。在正常(異步)操作期間，該電路的兩個輸入端TE、TM為邏輯零，因此所有的選擇輸出端TE1-5是零，允許組件20與反饋迴路異步地操作。在測試期間，輸入端TE、TM首先被定為邏輯高以啟動移位。現在所有的TE1-5是邏輯高。接下來，在採樣期間，TE被確定為邏輯低，而選擇發生電路84施加選擇信號，該選擇信號對應當產生輸出脈衝的測試啟動信號進行編碼。結果，以樹結構耦接的解碼器80將減弱選擇輸出端上的測試啟動信號，從而重建反饋迴路。隨後，TE再次被定為邏輯高，並且在重建另一個反饋迴路之前，改變對該測試啟動信號進行編碼的信號。當測試組合邏輯電路10時，沒有一個測試啟動信號被定為邏輯低。例如可以通過一部分掃描移位寄存器結構將選擇代碼提供給選擇發生電路84。
圖9示出了包含測試模式計算電路90、測試模式應用電路92和被測試設備94的測試環境。被測試設備94包含在前面圖中顯示的電路。測試模式計算電路90計算一組測試模式，用於檢測該被測試設備94的所有預見的可能故障，並傳送該計算出的測試模式到測試模式應用電路92。測試模式應用電路92發送信號到被測試設備94，以切換到適當的測試模式，並提供這些測試模式給被測試設備94，該被測試設備94被依次連接(和/或平行地)到測試模式應用電路92。
測試模式計算電路90例如是適當編程的計算機。該程序使用被測試設備94中電路的描述，來產生用於檢測所有預見故障的測試模式。用於此目的的程序可以是非常複雜，但該程序對於測試不包含反饋迴路的組合邏輯電路在本領域中本身是已知的。
優選地，確保還可以產生用於具有圖中所示類型反饋迴路的電路的測試模式。在一個實施例中，這是通過提供虛擬電路的描述到測試模式計算電路90來實現。該虛擬電路可以例如依靠預處理程序獲得，該預處理程序在測試模式的計算之前修改被測試的電路描述。該虛擬電路等於被測試設備94的電路，除了根據該虛擬電路，反饋連接26是從第一寄存器31的輸出端而不是從多路復用器30的輸出端耦接到第二組合邏輯電路22的輸入端。即，在該虛擬電路中不存在處於多路復用器30任何狀態中的反饋。
這使得使用用於產生組合邏輯電路的測試模式的程序來產生測試模式是可能的，該組合邏輯電路不包含反饋迴路。如果被測試設備操作正確，那麼它將具有與對處於測試模式的虛擬電路所預計的輸出信號相同的輸出信號。因此該測試分析可以進行，就好像該虛擬電路被測試。對於此可以使用傳統的測試設備。
權利要求
1.一種具有異步控制計時的測試預備電路，該電路包含-測試控制電路(16)；-包含寄存器(31)的測試掃描移位寄存器結構(12)；-異步計時電路(14)，包含時間連續反饋迴路(22，26)和多路復用電路(30)，該反饋迴路包含具有用於反饋信號和另一信號的輸入端的組合邏輯電路(22)，在測試控制電路(16)的控制下該多路復用電路(30)在可操作模式和斷開模式之間是可切換的，其中在可操作模式中該多路復用電路(30)沿著該反饋迴路(22，26)傳遞時間連續信號，其中在斷開模式中該多路復用電路(30)斷開時間連續反饋迴路(22，26)，通過來自該移位寄存器結構中的寄存器(31)的測試信號替換該反饋信號，配置該測試控制電路(16)來控制將由該移位寄存器結構(12)的內容所確定的另一信號施加到用於處於測試模式的組合邏輯電路(22)的另一信號的輸入端，最初保持該多路復用電路(30)在斷開模式，直到所述另一信號已經穩定，隨後切換該多路復用電路(30)到可操作模式以在測試模式期間恢復該時間連續反饋迴路(22，26)，當該時間連續反饋迴路(20，26)被恢復時捕獲測試結果。
2.根據權利要求
1的測試預備電路，其中該反饋迴路具有正的迴路增益。
3.根據權利要求
1的測試預備電路，其中該異步計時電路包含多個互連的時間連續反饋迴路(20)，每個包含多路復用電路(30)，在該測試控制電路的控制下，該多路復用電路(30)在可操作模式和斷開模式之間是可切換的，其中在斷開模式中該多路復用電路(30)斷開該時間連續反饋迴路(20)，在該時間連續反饋迴路中包含該多路復用電路(30)，用來自該移位寄存器結構中各個寄存器(31)的各個測試信號替換該反饋信號，配置該測試控制電路(16)來控制多路復用電路(30)在該測試模式期間被切換到可操作模式，基本上只同時用於所選擇的反饋迴路(20)或反饋迴路(20)的組合，組成一個組合，以使得當只有至少一個組合的時間連續反饋迴路被恢復時，沒有來自該至少一個組合的恢復反饋迴路影響來自至少一個組合的任何其它時間連續反饋迴路的另一信號。
4.根據權利要求
3的測試預備電路，其中該測試控制電路(16)具有多個測試啟動輸出端(TE1、TE2、TE3)，用於施加各個測試啟動信號到各個反饋迴路(20)或時間連續反饋迴路(20)組合的多路復用電路(30)。
5.根據權利要求
1的測試預備電路，其中該測試掃描移位寄存器結構包含具有耦接到該反饋迴路(22、26)的輸入端的另一寄存器(32)，當該多路復用電路(30)處於可操作模式時，該測試控制電路(16)被配置來引起所述另一寄存器(32)捕獲由處於測試模式的反饋所確定的測試結果。
6.根據權利要求
5的測試預備電路，其中該另一寄存器(32)的輸入端接收該多路復用電路(30)的輸出信號。
7.根據權利要求
5的測試預備電路，包含含有組合邏輯數據電路(10)的邏輯數據處理電路和被耦接到該組合邏輯電路以在正常操作期間提供和接收數據的數據寄存器(12)，該數據寄存器(12)形成該測試掃描移位寄存器結構的一部分，該另一寄存器(32)是該數據寄存器(12)之一的一部分，該移位寄存器結構包含多路復用器(40)，該多路復用器(40)具有分別耦接到該時間連續反饋迴路(22、26)和該組合邏輯數據電路(10)的輸入端和耦接到該另一寄存器(32)輸入端的輸出端。
8.根據權利要求
1的測試預備電路，其中該異步計時電路(14)包含另一時間連續反饋迴路，該另一反饋迴路具有負迴路增益，該另一反饋迴路包含第一和第二另一多路復用電路(30、34)，在該測試控制電路(16)的控制下它們在可操作模式和測試模式之間是可切換的，其中在可操作模式中該另一多路復用電路沿著該另一反饋迴路傳遞時間連續信號，該測試控制電路(16)被配置來提供可替換的測試子模式，其中該第一和第二另一多路復用電路(30、34)分別保持該另一反饋迴路斷開。
9.一種測試包含異步計時電路(14)的測試預備電路的方法，其中該異步計時電路(14)包含具有組合邏輯電路(22)的時間連續反饋迴路(22、26)，該組合邏輯電路(22)具有用於反饋信號和另一信號的輸入端，該測試預備電路包含測試掃描移位寄存器結構(12)，該方法包含-切換該測試預備電路到測試模式；-在該測試模式中通過該移位寄存器結構(12)移位測試數據；-控制依賴於來自該移位寄存器結構(12)的測試數據的另一信號；-在該測試模式中斷開該時間連續反饋迴路(22、26)，用來自移位寄存器結構(12)中的寄存器(31)的測試數據替代反饋信號；-在該另一信號已經穩定之後，在該測試模式中恢復該時間連續反饋迴路；-在該反饋迴路被恢復時，捕獲由該反饋迴路所確定的測試結果，用於傳輸通過該移位寄存器結構(12)。
10.根據權利要求
9的測試方法，其中該異步計時電路(14)包含多個互連的時間連續反饋迴路(20)，該方法包含-在該測試模式中斷開多個時間連續反饋迴路，用來自該移位寄存器結構(12)中的各個寄存器(31)的測試數據替代在多個時間連續反饋迴路(20)中的反饋信號；-有選擇地對於來自多個時間連續反饋迴路(20)的一組，在該測試模式中恢復該時間連續反饋迴路(20)，當該組之外的時間連續反饋迴路保持斷開時，該組被選擇以使得沒有來自該組的時間連續反饋迴路影響該組任何其它時間連續反饋迴路的另一信號。
11.根據權利要求
9的測試方法，其中該反饋迴路具有正迴路增益。
12.根據權利要求
9的測試方法，該方法包含，當該時間連續反饋迴路被恢復時，捕獲另一寄存器(32)中的測試結果，該另一寄存器形成該移位寄存器結構的一部分。
13.根據權利要求
9的測試方法，其中該測試預備電路包含含有組合邏輯數據電路(10)的邏輯數據處理電路和耦接到該組合邏輯電路(10)以在正常操作期間提供和接收數據的數據寄存器(12)，該數據寄存器(12)形成該測試掃描移位寄存器結構的一部分，該方法包含-當該時間連續反饋迴路被恢復時，捕獲該數據寄存器(12)之一中的測試結果。
14.一種產生用於包含異步計時電路(14)的測試預備電路的測試模式的方法，其中異步計時電路包含具有組合邏輯電路(22)的時間連續反饋迴路(22、26)，該組合邏輯電路(22)具有用於反饋信號的反饋輸入端和用於至少一個另一信號的另一輸入端，該時間連續反饋迴路(22、26)包含具有用於接收來自寄存器(31)的測試信號的輸入端的多路復用電路(30)，在測試期間最初配置該測試預備電路來斷開具有該多路復用電路(30)的該時間連續反饋迴路(22、26)，從而將來自該寄存器的測試信號施加到該反饋輸入端，隨後在測試期間臨時恢復該時間連續反饋迴路，從而當該時間連續反饋迴路(22、26)被恢復時捕獲測試結果，該方法包含-執行測試模式發生器電腦程式，該程序被設計以在不具有時間連續反饋迴路(22、26)的情況下產生電路測試模式；-將該測試預備電路的設計說明的修改版提交給執行測試模式發生器電腦程式的計算機，其中在該修改版中該反饋輸入端被耦接到該多路復用電路(30)的輸入端，該多路復用電路(30)被耦接到寄存器(31)，而與該多路復用電路(30)的狀態無關。
15.根據權利要求
14的方法，該方法包含將產生的測試模式施加到該測試預備電路。
專利摘要
需要特定的測試措施來測試異步計時電路。該異步計時電路(14)包含具有組合邏輯電路(22)的時間連續反饋迴路(22、26)，該組合邏輯電路具有用於反饋信號和另一信號的輸入端，該反饋迴路具有正迴路增益。將包含該計時電路的測試預備電路切換到測試模式。在測試模式中測試數據被移位通過移位寄存器結構(12)。依賴於來自移位寄存器結構(12)的測試數據控制該反饋迴路的另一輸入信號。在該測試模式中最初斷開該時間連續反饋迴路(22、26)，用來自該移位寄存器結構(12)中寄存器(31)的測試數據替代反饋信號。隨後，在另一信號已經穩定後，該時間連續反饋迴路在該測試模式中被恢復。當該反饋迴路被恢復時，已經由該反饋迴路所確定的測試結果被捕獲，用於傳輸通過該移位寄存器結構(12)。這樣不需要為了測試目的在該反饋迴路中添加寄存器。結果，該異步計時電路的可測試性僅施加了最小的延遲。
文檔編號G01R31/28GK1993626SQ200580026340
公開日2007年7月4日 申請日期2005年7月21日
發明者A·M·G·彼得斯, F·J·特比斯特 申請人:皇家飛利浦電子股份有限公司導出引文BiBTeX, EndNote, RefMan