場效應電晶體中的溝道應變設計的製作方法

2023-10-22 14:08:37 2

專利名稱：：場效應電晶體中的溝道應變設計的製作方法
技術領域：
：本發明涉及半導體器件製造領域。具體地，本發明涉及通過柵極替換(r印lacement)和/或選擇性使用柵極材料而進行的對場效應電晶體中的溝道應變的設計。
背景技術：
：在半導體器件製造領域中，例如，諸如電晶體的有源半導體器件通常由前段製程(frontendofline;FEOL)技術製造或產生。例如，電晶體包括諸如互補金屬氧化物半導體(CMOS)FET的場效應電晶體(FET)。FET電晶體可為p型摻雜FET(PFET)或n型摻雜FET(NFET)。可以在半導體晶片的公共襯底或公共半導體結構上形成或製造不同類型的FET電晶體。為了通過提高FET溝道中的載流子遷移率來改善諸如操作速度的器件性能，在形成FET的柵極結構之後，通常可通過例如施加應力襯裡將應力導入FET的溝道區域中。由於載流子類型不同，通常對PFET電晶體施加壓縮應力襯裡，而對NFET電晶體施加拉伸應力襯裡，兩種應力襯裡都可以通過傳統的雙應力襯裡(DSL)工藝、或近來的自對準雙應力襯裡工藝(SADSL)形成。用於設計FET溝道中的應變的其它技術包括例如，在PFET電晶體的源極/漏極區域中嵌入矽鍺(SiGe)，以更有效地向PFET電晶體的溝道施加應力。基於對高性能半導體器件的持續需求，需要進一步改善在場效應電晶體的溝道區域中的應變設計。這包括，例如，改善應力襯裡的有效性，以及在某些情況下甚至不具有這樣的應力襯裡。
發明內容本發明的實施例提供一種向場效應電晶體的柵極之下的溝道區域施加應力的方法，所述場效應電晶體包括所述柵極、源極區域以及漏極區域。所述方法包括在所述源極和漏極區域中嵌入應力源(stressor);形成應力襯裡以覆蓋所述柵極以及所述源極和漏極區域；去除所述應力襯裡的一部份，所述應力襯裡的所述部分位於所述柵極的頂部上；去除第一柵極材料的所述柵極的至少實質的部分(substantialportion)，由此在其中產生開口；以及用第二柵極材料填充所述開口。本發明的實施例還提供一種在用所述第二柵極材料填充所述開口之後去除覆蓋所述源極與漏極區域的所述應力襯裡的方法；以及一種在去除覆蓋所述源極與漏極區域的所述應力襯裡之後形成覆蓋所述第二柵極材料的所述柵極以及所述FET的所述源極與漏極區域的新應力襯裡的方法。根據一個實施例，所述第一柵極材料所具有的楊氏模數值小於130GPa，優選小於115GPa，且最優選小於lOOGPa。所述第一柵極材料選自Si。.8Ge。.2、Si。.5Ge。.5、Ge、GaP、GaAs、Al。.5Ga。.5As、AlAs、InP、InAs、ZnO、ZnS、ZnSe、CdS與CdTe。根據另一實施例，所述第二柵極材料所具有的楊氏模數值等於或大於130GPa。本發明的實施例提供了一種向場效應電晶體的柵極之下的溝道區域施加應力的方法，所述場效應電晶體包括所述柵極、源極區域以及漏極區域。所述方法包括使用柵極材料形成所述FET的所述柵極，所述柵極材料具有的楊氏模數值小於130GPa，優選小於115GPa，更優選小於lOOGPa;以及形成覆蓋所述FET的所述柵極和所述源極與漏極區域的應力襯裡。本發明的實施例提供了一種向場效應電晶體的柵極之下的溝道區域施加應力的方法。所述方法包括在所述FET的源極和漏極區域中嵌入應力源；形成應力襯裡以覆蓋所述FET的柵極以及所述源極與漏極區域；去除所述應力襯裡的位於所述柵極的頂部上的一部份；去除第一柵極材料的所述柵極和其下的第一柵極氧化物層，由此在其中產生開口；用第二柵極氧化物層填充所述開口；以及在所述第二柵極氧化物層上填充第二柵極材料。通過結合附圖進行的對本發明的以下詳細說明，將更完全了解和理解本發明，其中圖1-8為根據本發明的實施例的利用柵極替換形成場效應電晶體的方法的示意性示例；以及圖9-13為根據本發明的實施例的形成場效應電晶體的方法的可替換的步驟的示意性示例。應該理解，為了說明的簡單和清楚，附圖中的部件不必按比例繪製。例如，為了清楚，相對於其它部件放大了某些部件的尺寸。具體實施例方式在以下詳細說明中闡述了多種特定細節，以提供對本發明的實施例的全面了解。然而，本領域的技術人員應了解，可實施本發明的實施例而沒有這些特定的細節。為了不使本發明的本質和/或實施例的表示模糊，在以下詳細說明中，為了表示和/或示例的目的，本領域中公知的處理步驟和/或操作被組合在一起，並且在某些情況下甚至沒有對其進行詳細描述。在其它情況下，本領域中公知的處理步驟和/或操作完全未加以說明。本領域的技術人員將理解下列描述更關注本發明的實施例的區別特徵和/或部件。在半導體製造業中，各種類型的有源半導體器件(例如電晶體，包括n型(NFET)和p型(PFET)的CMOSFET)為可通過應用公知的FEOL處理技術而產生或形成於單一的半導體襯底上。公知的FEOL技術包括的處理步驟和/或操作有例如，蓋層沉積、光致抗蝕劑掩模形成、光刻、硬掩模形成、溼法蝕刻、反應離子蝕刻(RIE)、離子注入以及化學機械拋光(CMP)等等。在電晶體形成期間和/或形成後，可對電晶體(即NFET和PFET)施加相同或不同的應力襯裡，以改善器件的性能。器件性能的改善可源於由應力襯裡誘導的應變所引起的NFET的溝道區域中電子的改善遷移率和/或PFET的溝道區域中空穴的改善的遷移率。在以下詳細說明中將不詳細說明公知的器件處理技術和/或步驟，且在某些實例中，可以參照其它公開文獻或專利申請，以避免使以下將更詳細說明的本發明的本質的描述模糊。圖1-8為根據本發明的實施例的利用柵極替換形成場效應電晶體的方法的示意性示例。例如，圖1示例出在半導體襯底101上形成場效應電晶體(FET)100的步驟。FET100可以通過嵌入在襯底101中的淺溝槽隔離(STI)例如STI102而與其它FET或半導體器件電隔離。FET100的形成可包括在襯底101的頂面上形成或沉積介電層103(例如，氧化物)；構圖在介電層103的頂部上的柵極導體201(例如，多晶矽)；以及在與柵極導體201相鄰的源極和漏極區域中嵌入應力源104(例如，矽鍺(SiGe)或矽碳(SiC))。雖然未在圖1中具體示例，但根據本發明的某些實施例，FET100的形成還包括了其它公知的步驟，例如，在柵極導體201的兩側形成隔離物(spacer)，形成由隔離物限定的源極與漏極，在源極、漏極與柵極的頂面形成矽化物以用於接觸等。根據某些其它實施例，隔離物、源極與漏極、和/或矽化物的形成可在以下更詳細說明的柵極替換工藝之後的隨後的階段進行。在任何情況下，為了不模糊本發明的本質，本領域技術人員可參照其它公開文獻和/或專利申請來了解形成FET的這些步驟的細節。圖2示例出在圖1所示的步驟之後的形成FET100的步驟。具體而言，隨後，在FET100的頂部上形成應力襯裡202，該襯裡202可對柵極導體201下方的FET100的溝道區域施加應力。應力襯裡202為壓縮應力襯裡、拉伸應力襯裡或雙應力襯裡。在p型摻雜的FET(PFET)100的情況下，可通過應力襯裡202施加壓縮應力，其中通過在例如等離子體增強化學氣相沉積(PECVD)工藝中的沉積，將應力襯裡202形成在PFET100的頂部上。也可以使用PECVD以外的其它公知方法來形成應力襯裡202。應力襯裡202可為壓縮的氮化物襯裡或壓縮的氧化物襯裡。然而，本領域技術人士應理解，壓縮應力襯裡並不限於氮化物襯裡或氧化物襯裡，也可使用其它的壓縮應力襯裡材料。根據一個實施例，在n型摻雜的FET(NFET)的情況下，通過應力襯裡202施加拉伸應力。根據另一實施例，應力襯裡202具有的應力基本上接近於零。換言之，也可以在下面更詳細描述的柵極替換工藝中使用非應力襯裡202。在不喪失一般性的條件下，假設FET100為PFET，為了增強壓縮應力襯裡202在FET100的溝道區域中施加應力時的有效性，根據本發明的某些實施例，在形成柵極導體201(其可以稱為替換柵極或虛柵極)的前一步驟(圖1)中，可使用楊氏模數低的導體材料。例如，公知多晶矽(Si)適合作為柵極導體，且其具有約130Gpa的楊氏模數標稱值。然而，由矽(Si)與鍺(Ge)的化合物所製成的柵極導體材料所具有的楊氏模數值小於Si的值，其典型地在103與130Gpa之間。例如，Si。.8Ge。.2的楊氏模數為約124，Si。.5Ge。.5為約116，而鍺(Ge)具有約103的楊氏模數值。表1列出了一些可用於柵極導體的可能的備選材料。對於每一種備選材料，除了其楊氏模數值之外，表1還給出了其各自的熔點、遷移率因子以及帶隙值。表1:柵極導體的備選材料6tableseeoriginaldocumentpage7本領域技術人員應理解，表l中所列的大部分材料具有的楊氏模數都小於矽(130GPa)。具體地，所列出的材料包括了Si。.8Ge。.2、Si。.5Ge。.5、Ge、GaP、GaAs、Al。.5Ga。.5As、AlAs、InP、InAs、ZnO、ZnS、ZnSe、CdS與CdTe。一旦楊氏模數較小的材料被用於替換柵極201，其將對施加於其上的外力呈現較小的抵抗，因此通過應力襯裡202施加的壓縮應力會更有效地傳遞至FETIOO的溝道區域。圖3示例出在圖2所示的步驟之後形成FET100的步驟，以進一步加強由應力襯裡202所產生的應變效果。更具體而言，可去除應力襯裡202的頂部部分以暴露其下方的柵極導體或替換柵極201。通過在應力襯裡202的頂部和柵極導體201的頂部201a處產生共面表面202a、202b的諸如化學機械拋光(CMP)工藝的公知工藝，去除柵極導體201的頂部處的應力襯裡202。對替換柵極201頂部處的應力襯裡202的選擇性去除可以導致至少部分地釋放沿該方向的由應力襯裡202引起的應力，從而加強在替換柵極201下方的溝道區域中的應變效果。根據本發明實施例，在下文中更詳細描述的柵極替換處理中，獲得進一步釋放。圖4示例出在圖3所示的步驟之後、在暴露了柵極導體201的頂部之後形成FET100的步驟。隨後，通過例如RIE蝕刻工藝，去除暴露的柵極導體201，其中在RIE蝕刻工藝中可選擇所使用的一種或多種蝕刻劑，以使蝕刻工藝對柵極導體材料具有選擇性。換言之，柵極導體201的蝕刻會留下基本上完整的氮化物應力襯裡202a與202b。對用於進行選擇性RIE蝕刻的蝕刻劑的選擇是本領域中的公知技術，因而沒有進一步詳細描述。在去除柵極導體201之後，介電氧化物103的因柵極導體201的去除而暴露的部分也被選擇性去除，從而暴露下方的FET100的溝道區域，僅留下在襯裡202a之下的層103a和在襯裡202b之下的層103b。然而，本發明的實施例並不限於此。例如，根據某些實施例，在柵極導體201下方的介電氧化物層103可以保持完整或基本上完整，在該情況下，便不必在開口的柵極區域(如以下所詳細描述的)中再次生長介電氧化物層。在一個實施例中，層103a與103b是在源極和漏極區域104上方的矽化物以作為FET100的電接觸。根據一個實施例，柵極導體或替換柵極201的去除使應力襯裡202進一步弛豫，導致應力從溝道的兩側(包括從應力襯裡202與應力源104及任何其它可能來源)更有效地傳遞至FET100的溝道區域。即使在非應力襯裡202的情況下，替換柵極201的去除仍使來自應力源104的應力傳遞至溝道區域。應注意，本領域技術人員可以理解應力源104可包括嵌入的SiGe、嵌入的SiC或可由任何未來技術形成的任何其它類型的應力源。圖5示例出在圖4所示的步驟之後、在柵極導體201與下方的介電層103都已去除後的形成FET100的步驟。在溝道區域的頂部正上方的開口中形成新的介電層211，介電層211可以為柵極氧化物層。圖6示例出在圖5所示的步驟後、在形成柵極氧化物層211後的形成FET100的步驟。直接在柵極氧化物層211的頂部上，通過例如在應力襯裡202之間的開口中沉積，形成新的柵極212。在沉積柵極212之後，進行諸如CMP工藝的平面化處理，以形成可以與表面202a與202b共面的表面。柵極212可以為弛豫的柵極導體，其材料為例如多晶矽、鴇(W)、或金屬矽化物。然而，本發明並不限於此，也可使用其它類型的柵極材料，包括置於柵極與下方的柵極氧化物層211之間以保護柵極氧化物的任何適當的薄層。圖7示例出在圖6所示的步驟後、在形成柵極212後的形成FET100的步驟。可選地，可以在應力襯裡202與柵極212的頂部上形成弛豫的氮化物擴散阻擋層213，在其上形成本領域公知的層間介電層(ILD)214。擴散阻擋層213保護ILD層214免於受到氮化物應力襯裡202的沾汙。在圖8所示的下一步驟中，通過公知的蝕刻與沉積工藝，形成金屬接觸215與216。例如，形成金屬接觸215以接觸柵極212，形成金屬接觸216以接觸在嵌入的SiGe區域104中的源極/漏極，該金屬接觸216可能穿過矽化物103a與103b。根據本發明的可替代的實施例，如圖2-6所述的柵極替換工藝可以應用於形成FET100的較早階段，並可以應用於在源極/漏極區域中沒有形成嵌入的矽鍺的情況。例如，如圖9所示，可以在經由柵極介電層103在半導體襯底101的頂部上形成替換柵極201之後，實施上述處理步驟。根據該實施例，在去除替換柵極201的材料以在應力襯裡202內部形成開口(如圖4所示)之後，來自應力襯裡202的應力可有效地傳遞至在開口之下的襯底中的溝道區域。然而，本發明並不限於此，在去除了柵極材料201之後，由應力源(例如，應力襯裡、eSiGe等)所施加的任何其它類型的應力都可以從替換柵極201的兩側有效地傳遞至FETIOO的溝道區域。在作為柵極替換工藝的一部分的圖2中，在柵極201(虛柵極或替換柵極)的頂部上形成應力襯裡202，在該步驟之後為平面化(CMP)步驟以對柵極201的頂部開口來為虛柵極201的去除作準備。然而，本發明並不限於此。例如，如圖10所示，在氮化物應力襯裡202的厚度小於柵極201的高度的情況下，可以形成附加的一個或多個層(例如，氧化物層203)，直到覆蓋柵極201的頂部從而可以在隨後執行CMP工藝為止。這裡，技術人員將理解，應力襯裡202並不限於氮化物應力襯裡，只要已經在替換柵極201的兩側形成了應力源(例如圖10所示的eSiGe104)，應力襯裡202甚至可以不是應力襯裡，並可以為常規非應力襯裡。根據一個實施例，應力襯裡202的形成是可選的。根據一個實施例，在如圖4去除了替換柵極201之後並依賴於形成FET100的階段，可以在開口中的應力襯裡202的側壁上形成隔離物204a與204b，如圖ll所示。可修整隔離物204a與204b以限定在其中形成的柵極導體的寬度並使柵極導體遠離源極/漏極及其延伸區域。在形成隔離物204a與204b之後，可以在隔離物204a與204b之間如圖5_6所示地形成介電氧化物層211和柵極導體212。根據另一實施例，在圖6所示的步驟之後，選擇性地去除該至少部分弛豫(由於開口所致)的應力襯裡202，如圖12所示。在該情況下，可將在圖6的步驟中用於形成柵極導體212的材料選擇為具有相對高的楊氏模數(例如，等於或高於多晶矽的楊氏模數)，以使柵極導體212能夠在柵極導體212之下的溝道區域中保持或維持由應力襯裡202的壓縮應力所引起的應變(至某種程度)。換言之，可在去除應力襯裡202時，將FETIOO的溝道區域中的應力(如果有的話)弛豫至較低程度。根據又一實施例，在源極/漏極區域處形成源極/漏極以及矽化物時，如果需要並且先前沒有形成，可以在FET100的頂部上形成新的應力襯裡205，如圖13所示。應力襯裡205可進一步加強施加到在柵極導體212和柵極電介質211之下的溝道區域的應變。雖然在這裡已示例和描述了本發明的特定特徵，但是本領域的技術人員很容易想到多種修改、取代、改變以及等效例。因此，應理解，所附的權利要求旨在涵蓋落入本發明的精神內的所有這樣的修改和改變。9權利要求一種向場效應電晶體(100)的柵極之下的溝道區域施加應力的方法，所述場效應電晶體(FET)包括所述柵極、源極區域以及漏極區域，所述方法包括以下步驟在所述FET的所述源極和漏極區域中嵌入應力源(104)；形成應力襯裡(202)以覆蓋所述FET的所述柵極以及所述源極和漏極區域；去除所述應力襯裡的一部份，所述應力襯裡的所述部分位於所述柵極的頂部上；去除第一柵極材料(201)的所述柵極的至少實質的部分，由此在其中產生開口；以及用第二柵極材料(212)填充所述開口。2.根據權利要求1的方法，還包括在用所述第二柵極材料填充所述開口之後，去除覆蓋所述FET的所述源極和漏極區域的所述應力襯裡。3.根據權利要求2的方法，還包括在去除了覆蓋所述源極和漏極區域的所述應力襯裡之後，形成新的應力襯裡(205)以覆蓋所述第二柵極材料的所述柵極以及所述FET的所述源極與漏極區域。4.根據權利要求1的方法，其中所述第一柵極材料具有的楊氏模數值小於130GPa，優選小於115GPa，更優選小於lOOGPa。5.根據權利要求1的方法，其中所述第一柵極材料選自Si。.8Ge。.2、Si。.5Ge。.5、Ge、GaP、GaAs、Al05Ga0.5As、AlAs、InP、InAs、ZnO、ZnS、ZnSe、CdS、以及CdTe。6.根據權利要求l的方法，其中所述第二柵極材料具有的楊氏模數值等於或大於130GPa。7.根據權利要求1的方法，其中所述柵極為柵極導體，還包括去除所述第一柵極材料的所述柵極導體以及其下的柵極氧化物層(103)。8.根據權利要求7的方法，還包括在用所述第二柵極材料填充所述開口之前，在所述開口中形成新的柵極氧化物層(211)。9.根據權利要求1的方法，其中所述去除所述柵極的所述實質部分包括通過應用化學機械拋光技術，暴露所述柵極的頂部(201a);以及相對於所述應力襯裡的材料選擇性地蝕刻所述第一柵極材料的所述柵極。10.根據權利要求1的方法，其中所述去除所述柵極的所述實質部分包括用介電材料(203)覆蓋所述應力襯裡；通過應用化學機械拋光技術，暴露所述柵極的頂部；以及相對於所述介電材料選擇性地蝕刻所述第一柵極材料的所述柵極。11.根據權利要求1的方法，還包括在用所述第二柵極材料填充所述開口之前，在所述開口的側壁上形成隔離物(204a，204b)。12.根據權利要求l的方法，其中所述應力襯裡為具有基本上接近於零的應力值的非應力襯裡。13.—種向場效應電晶體(100)的柵極之下的溝道區域施加應力的方法，所述場效應電晶體(FET)包括所述柵極、源極區域以及漏極區域，所述方法包括以下步驟使用柵極材料(201)形成所述FET的所述柵極，所述柵極材料具有的楊氏模數值小於130GPa，優選小於115GPa，更優選小於lOOGPa;以及在所述柵極的兩側形成應力源(202)。14.根據權利要求13的方法，其中所述應力源包括覆蓋所述FET的所述柵極以及所述源極與漏極區域的應力襯裡(202)。15.根據權利要求14的方法，其中所述柵極材料為第一柵極材料(201)，還包括去除所述應力襯裡的一部分，所述應力襯裡的所述部分位於所述柵極的頂部(201a)上；去除所述第一柵極材料的所述柵極的至少實質部分，由此在其中產生開口；以及用第二柵極材料(212)填充所述開口。16.根據權利要求14的方法，還包括在用所述第二柵極材料填充所述開口之後，去除覆蓋所述FET的所述源極和漏極區域的所述應力襯裡。17.根據權利要求14的方法，其中所述柵極材料選自Si。.8Ge。.2、Si。.5Ge。.5、Ge、GaP、GaAs、Al05Ga0.5As、AlAs、InP、InAs、Zn0、ZnS、ZnSe、CdS、以及CdTe。18.根據權利要求14的方法，其中所述柵極為柵極導體(201)，還包括去除所述第一柵極材料的所述柵極導體以及其下的柵極氧化物層(103)。19.根據權利要求18的方法，還包括在用所述第二柵極材料填充所述開口之前，在所述開口中形成新的柵極氧化物層(211)。20.根據權利要求14的方法，其中所述去除所述柵極的所述實質部分包括通過應用化學機械拋光技術，暴露所述柵極的頂部(201a);以及相對於所述應力襯裡的材料選擇性地蝕刻所述第一柵極材料的所述柵極。21.—種向場效應電晶體(100)的柵極之下的溝道區域施加應力的方法，所述場效應電晶體(FET)包括所述柵極、源極區域以及漏極區域，所述方法包括以下步驟在所述FET的所述源極和漏極區域中嵌入應力源(104);形成應力襯裡(202)以覆蓋所述FET的所述柵極以及所述源極與漏極區域；去除所述應力襯裡的一部份，所述應力襯裡的所述部分位於所述柵極的頂部(201a)上；去除第一柵極材料(201)的所述柵極和其下的第一柵極氧化物層(103)，由此在其中產生開口；用第二柵極氧化物層(211)填充所述開口；以及在所述第二柵極氧化物層上填充第二柵極材料(212)。22.根據權利要求21的方法，還包括在用所述第二柵極材料填充所述開口之後，去除覆蓋所述FET的所述源極與漏極區域的所述應力襯裡。23.根據權利要求22的方法，還包括在去除所述應力襯裡之後，形成新的應力襯裡(205)以覆蓋所述第二柵極材料以及所述FET的所述源極和漏極區域。全文摘要公開了一種向場效應電晶體的柵極之下的溝道區域施加應力的方法，所述場效應電晶體包括所述柵極、源極區域與漏極區域。所述方法包括以下步驟在所述FET的所述源極與漏極區域中嵌入應力源；形成應力襯裡以覆蓋所述柵極以及所述源極和漏極區域；去除所述應力襯裡的一部份，所述應力襯裡的所述部分位於所述柵極的頂部上；去除第一柵極材料的所述柵極的至少實質的部分，由此在其中產生開口；以及用第二柵極材料填充所述開口。文檔編號H01L29/00GK101796641SQ200880016018公開日2010年8月4日申請日期2008年1月29日優先權日2007年6月8日發明者E·德姆,J-P·韓,R·克裡希納薩米,T·迪勒申請人:國際商業機器公司;英芬能技術公司