校準時間數字轉換器增益的方法以及裝置的製作方法

2023-10-06 12:37:34

專利名稱：校準時間數字轉換器增益的方法以及裝置的製作方法
技術領域：
本發明關於時間數字轉換器(time-to-digital converter, TDC),其可以是全數字鎖相迴路(all-digital phase-locked loop, ADPLL)的一部分，尤指一種校準時間數字轉換器增益的方法以及相關裝置。
背景技術：
在多重射頻(mult1-radio)系統單晶片(system on chip, SoC)中，全數字鎖相迴路(all-digital phase-locked loop, ADPLL)是一種非常受歡迎的技術,特別是相較於傳統的模擬鎖相迴路電路，全數字鎖相迴路的電路佔用較小的晶片面積和功率消耗。舉例來說，全數字鎖相迴路包含有一數字控制振蕩器(digitally-controlledoscillator, DC0)、一時間數字轉換器(time-to-digital converter, TDC)以及一數字迴路濾波器(digitalloop filter)。該時間數字轉換器是用來測量時戳(timestamp)的一個重要電路模塊，且該量測結果為一有限長度的數字字符(word)。該時間數字轉換器在該全數字鎖相迴路中被當作如同模擬鎖相迴路中的一相位/頻率偵測器以及一電荷泵(charge pump)來使用。數字電路的好處就是可以輕易地 對該時間數字轉換器進行程式化和校準，因此該時間數字轉換器相當適合被應用在該全數字鎖相迴路中。近來隨著深次微米互補式金氧半導體(deep-submicron CMOS)技術的發展,可以使用一個簡單的反向器鏈(inverter chain)來實現該時間數字轉換器，其中每一反向器提供一穩定的延遲時間。當該時間數字轉換器成為該全數字鎖相迴路的一主要元件時，該時間數字轉換器的增益和線性度都會顯著地影響該全數字鎖相迴路的品質。因此有需要提出一個創新的設計來精確地校準該時間數字轉換器的增益和非線性度，且該設計不會增加過多額外的偵測和補償電路。

發明內容有鑑於此，有必要提出校準時間數字轉換器增益的方法以及裝置。根據本發明的第一實施例，提出一種校準一時間數字轉換器的增益的示範性方法，包含有:擷取一時間數字轉換器輸出取樣；計算因應該時間數字轉換器輸出取樣的一梯度(gradient);以及基於該計算的梯度來調整一時間數字轉換器的正規化增益(normalizing gain)。根據本發明的第二實施例，提出一種校準一時間數字轉換器的增益的示範性方法，包含有:擷取一相位誤差，其來自於一時間數字轉換器輸出取樣、一參考相位以及一可變相位；計算因應該相位誤差的一梯度；以及基於該計算的梯度來調整一時間數字轉換器的正規化增益。根據本發明的第三實施例，提出一種校準一時間數字轉換器的增益的示範性裝置。該示範性裝置包含有一擷取電路以及一增益調整電路。該擷取電路用來擷取一時間數字轉換器輸出取樣。該增益調整電路用來計算因應該時間數字轉換器輸出取樣的一梯度，並且基於該梯度來調整一時間數字轉換器的正規化增益。
根據本發明的第四實施例，提出一種校準一時間數字轉換器的增益的示範性裝置。該示範性裝置包含有一擷取電路以及一增益調整電路。該擷取電路用來擷取一相位誤差，其來自於一時間數字轉換器輸出取樣、一參考相位以及一可變相位。該增益調整電路用來計算因應該相位誤差的一梯度，並且基於該計算的梯度來調整一時間數字轉換器的正規化增益。上述校準時間數字轉換器的增益的方法及裝置提出使用熟知的全數字鎖相迴路電路來處理時間數字轉換器的增益的校準，換句話說，熟知的全數字鎖相迴路電路的一部分可被重複利用來校準時間數字轉換器的增益，如此一來，可節省晶片面積和功率消耗。

圖1為依據本發明第一示範性實施例的全數字鎖相迴路的架構圖。圖2為時間數字轉換器正規化增益誤差的影響的示意圖。圖3為依據本發明第二示範性實施例的一種全數字鎖相迴路的架構圖。圖4為依據本發明第三示範性實施例的一種全數字鎖相迴路的架構圖。圖5為依據本發明第四示範性實施例的一種全數字鎖相迴路的架構圖。圖6為頻率參考時鐘的時鐘周期與時間數字轉換器輸出碼的數字值之間關係的示意圖。圖7為本發明依據第五示範性實施例的一種全數字鎖相迴路的架構圖。圖8為本發明依據第六示範性實施例的一種全數字鎖相迴路的架構圖。
具體實施方式在說明書及權利要求書當中使用了某些詞彙來指稱特定的元件。所屬領域技術人員應可理解，製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及權利要求書並不以名稱的差異來作為區別元件的方式，而是以元件在功能上的差異來作為區別的基準。在通篇說明書及權利要求書當中所提及的「包含」為一開放式之用語，故應解釋成「包含但不限定於」。此外，「耦接」一詞在此包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置電性連接於一第二裝置，則代表該第一裝置可直接連接於該第二裝置，或通過其他裝置或連接手段間接地連接至該第二裝置。
圖1為依據本發明第一示範性實施例的全數字鎖相迴路的架構圖。示範性的全數字鎖相迴路100包含有一累加器102、一加法器(用來作一減法運算)104、一迴路濾波器 106、一數字控制振蕩器(digitally-controlled oscillator, DC0) 108、一時間數字轉換器110以及一校準塊(calibration block) 112，其中時間數字轉換器110包含有一時間數字轉換器核心(TDC core) 122、一乘法器124、一取樣器126以及一累加器128,而校準塊112包含有一擷取電路(capturing circuit) 114以及一增益調整電路(gain adjustingcircuit) 1160應注意的是，圖1中僅顯示和本發明相關的元件。全數字鎖相迴路100視實際上電路設計的需求/考量，可能包含有額外的元件在其中。累加器102由具有一固定頻率fREF(例如26MHz)的一頻率參考時鐘FREF所驅動(clocked)，累加器102用來依據頻率參考時鐘FREF來累加一頻率控制字符(frequency command word)FCW。如圖1所示,累加器102由頻率參考時鐘FREF的下降沿(falling edge)來驅動，而頻率控制字符FCW是由fVfKEF設定，其中f。為數字控制振蕩器108的輸出時鐘CKV的一額定載波頻率(nominalcarrier frequency),因此,每當累加器102被頻率參考時鐘FREF的一下降沿所驅動的時候，參考相位Rk會以一增量值fVfKEF遞增。時間數字轉換器110用來產生一時間數字轉換器輸出取樣(即一正規化時間數字轉換器輸出碼)ε以及一可變相位(variable phase)Rv。具體地說，累加器128是由輸出時鐘CKV所驅動來計數輸出時鐘CKV的時鐘周期的數目，並據此產生一累加結果。在此實施例中，取樣器126是由頻率參考時鐘FREF的上升沿(rising edge)所驅動，因此，每當取樣器126被頻率參考時鐘FREF的一上升沿所驅動的時候，取樣器126對累加器128產生的累加結果進行取樣並輸出取樣值來作為可變相位Rv。時間數字轉換器核心122會依據輸出時鐘CKV以及頻率參考時鐘FREF來產生一時間數字轉換器輸出碼(TDC output code)，舉例來說，可以使用包含多個作為時間數字轉換器單元(TDC cell)的串接的反向器的一反向器延遲鏈(inverterdelay chain)來實作出時間數字轉換器核心122。乘法器124用來將該時間數字轉換器輸出碼與時間數字轉換器正規化增益129相乘，並且據此產生一正規化時間數字轉換器輸出碼ε。時間數字轉換器正規化增益129需要是時間數字轉換器的步長(step size)或是時間數字轉換器的增益(其為時間數字轉換器的物理參數，單位為ps)的倒數乘上一常數，使得乘法器124輸出對於時間數字轉換器輸入的全範圍(即O-Tv)來說會是介於0.0到1.0之間的一定點數字(fixed point number)。因此,既然該時間數字轉換器增益以及該時間數字轉換器正規化增益129的最佳值互為倒數關係，故這些名詞可以交互使用:知道該時間數字轉換器增益便可設定乘法器(時間數字轉換器正規化增益)129的精確值，以及該正規化增益(乘法器(時間數字轉換器正規化增益)129)的估計值亦可估計該時間數字轉換器增益。從操作的觀點來看，正規化該時間數字轉換器增益的流程如下:一開始的時候，無法得知該時間數字轉換器的增益(即此流程所要解決的主要課題)，故使用一預估值來作為校準流程的起點，該校準流程可以估算該時間數字轉換器的步長大小，接著計算出該時間數字轉換器的步長的倒數以計算該時間數字轉換器的正規化增益。在一設計變化中，該校準流程可以用迭代的方式(iteratively)來算出該時間數字轉換器正規化增益乘法器的最佳值，此方法可以不需要預設最佳值的倒數值(即該時間數字轉換器增益)。迴路濾波器106依據由加法器104所產生的一相位誤差Θ e來產生一數字控制值至數字控制振蕩器108，具有離散時間(discrete-time)索引值k的相位誤差9e可表示如下:Θ e[k] =Re[k] -Rv [k] - ε [k](I)由於本發明著重於校準時間數字轉換器正規化增益129，故對於時間數字轉換器110的細節便不多做描述。應注意的是，圖1所示的時間數字轉換器的設計僅作為範例說明之用，並非用以作為本發明的限制。例如可以採用一重定時(retiming)機制來利用輸出時鐘CKV的上升沿來對頻率參考時鐘FREF進行取樣，以產生一重定時頻率參考時鐘，因此，該重定時頻率參考時鐘便可用來取代驅動取樣器126以及累加器102的頻率參考時鐘FREF。傳統的全數字鎖相迴路的詳細說明可以參閱:R.B.Staszewski andP.T.Balsara, 「All-Digital FrequencySynthesizer in Deep-Submicron CMOS，，，NewJersey:John ffiley&Sons, Inc., 261pages, ISBN:978-0471772552, Sept.2006。 校準塊112中的擷取電路114用來擷取參考相位Rk、時間數字轉換器輸出取樣ε和可變相位Rv，且校準塊112中的增益調整電路116用來調整時間數字轉換器正規化增益129以因應所擷取的參考相位Rk、時間數字轉換器輸出取樣ε和可變相位Rv。具體地說，校準塊112的增益調整電路116經由計算時間數字轉換器輸出取樣的一斜率(例如slope ( ε [k]- ε [k_l]))及參考相位與可變相位之間的差值的一斜率(例如slope ((RK[k]-Rv[k])-(RE[k-l]-Rv[k-l])))之間的一差值來輸出一梯度(gradient)，並且依據該計算出的梯度來以連續/迭代的方式更新時間數字轉換器正規化增益129。由於該梯度被用來當作一誤差函數(error function),因此校準塊112將會隨機地(stochastically)減少時間數字轉換器正規化增益129的誤差。請參考圖2，其為時間數字轉換器正規化增益的誤差的影響的示意圖。圖2中繪示了數字相位誤差的兩個組成部分(ε和Rk-Rv)對上以額定數字控制振蕩器周期(Tv)為單位的輸入時間差(input time difference)A t。圖2亦說明了相位誤差的消除,其為第二型全數字鎖相迴路(type-1I ADPLL-loop) 一期望的長時間操作。如前所述，時間數字轉換器正規化增益129用來對由時間數字轉換器核心122所產生的時間數字轉換器輸出碼進行正規化，因此，時間數字轉換器正規化增益129會改變時間數字轉換器輸出取樣ε的斜率。時間數字轉換器正規化增益的誤差會導致輸出時鐘CKV的頻率變動，然而，由於取樣器126的取樣率低於輸出時鐘CKV的時鐘頻率，可藉由累加器128來進行累加以減緩/消除可變相位Rv的變動。如上所述，數字控制振蕩 器108會因應相位誤差Θ e(例如Θ e=RE-Rv- ε )來調整輸出時鐘CKV。若假設全數字鎖相迴路被設置並操作在第二型，當設定時間數字控制器正規化增益129為KTDC，且Ktdc相等於一正確值(即一理想值)K~TDC時，則時間數字控制器輸出取樣ε的斜率應匹配於Rk-Rv的斜率。在時間數字轉換器輸出取樣ε的斜率大於Re-Rv的斜率的情況下，意味著時間數字轉換器正規化增益129的值Ktd。被設定為大於正確值K~TD。；相反的，在時間數字轉換器輸出取樣ε的斜率小於Rk-Rv的斜率的情況下，表示時間數字轉換器正規化增益129的值Kto被設定為小於正確值K~TD。。換句話說，時間數字轉換器正規化增益誤差和Rk-Rv的小數部分彼此之間為正相關，且Rk-Rv的斜率和Rk-Rv的小數部分也有關聯。藉由監測由slope( ε )-slope (Rr-Rv)所計算出的梯度，校準塊112中的增益調整電路116可以很容易得知要如何調整時間數字轉換器正規化增益129。舉例來說，當該梯度為一正值的時候，增益調整電路116從目前的增益值Ktd。減去一調整步長值(adjustmentstep value)來減少時間數字轉換器正規化增益129，而當該梯度為一負值的時候，增益調整電路116將目前的增益值Ktd。增加一調整步長值來增加時間數字轉換器正規化增益129。關於以上的範例，校準塊112中的增益調整電路116使用擷取到的時間數字轉換器輸出取樣ε、擷取到的參考相位Rk以及擷取到的可變相位Rv來估算該梯度，而該梯度可用來控制該時間數字轉換器增益的校準。在本發明的另一設計當中，可直接設定該參考相位以及該可變相位為一期望值(expected value)，換句話說，既然期望的參考相位以及期望的可變相位之間的差異是事先得知，因此上述斜率slope (Rr-Rv)可以被視為一預定值。請參考圖3，其為依據本發明第二示範性實施例的一種全數字鎖相迴路的架構圖。全數字鎖相迴路300中的校準塊312中的一擷取電路314擷取由時間數字轉換器110所產生的時間數字轉換器輸出取樣ε，而校準塊312中的一增益調整電路316使用所擷取的時間數字轉換器輸出取樣ε、參考相位的期望值Rk以及可變相位的期望值Rv來得到該梯度。由以下的方程式⑵可以很容易地了解由Slope( ε )-slope (Re-Rv)可計算出該梯度，其中slope (Re-Rv)為一預定(計算出來)的動態變化值，且slope(e)會因應所擷取的多個時間數字轉換器輸出取樣而動態地被計算出來。根據計算出來的梯度來迭代地調整時間數字轉換器正規化增益129可同樣達到隨機地減少時間數字轉換器正規化增益誤差的目的。在自適應性信號處理(adaptive signal processing)的領域中有許多熟知的迭代方法(例如最小均方(least mean square, LMS)演算法)可以被應用於此。舉例來說，校準塊112/312中的增益調整電路116/316可以使用一正負號-正負號最小均方演算法(sign-sign LMS algorithm)。如上所述，相位誤差θε相等於Rr-Rv-ε，因此該梯度(即連續的相位誤差取樣(例如θεω和ee[k-1]))之間的差異)可使用以下的方程式表示:Θ e[k]- Θ e[k-l]= (Re[k]-Rv[k]- ε [k])-(Rr[k_l]-Rv[k_l]- ε [k_l])=[ (RR[k]-Rv [k]) - (RK[k_l]-Rv[k_l]) ] - ( ε [k] - ε [k_l])(2) 因此，相位誤差Θ e也提供相關於該時間數字轉換器正規化增益誤差的信息，並且可以用來控制該時間數字轉換器增益的校準。請參考圖4，其為依據本發明第三示範性實施例的一種全數字鎖相迴路的架構圖。全數字鎖相迴路400中的校準塊412中的一擷取電路414擷取相位誤差Θ e,而校準塊412中的一增益調整電路416計算出因應所擷取的相位誤差的一梯度。當該梯度為一正值的時候，意味著時間數字轉換器輸出取樣ε的斜率小於Rk-Rv的斜率，且時間數字轉換器正規化增益 129的值Ktdc小於正確值K~TDC，因此，校準塊412中的增益調整電路416將目前的增益值KTD。增加一調整步長值來增加時間數字轉換器正規化增益129，而當該梯度為一負值的時候，意味著時間數字轉換器輸出取樣ε的斜率大於Rk-Rv的斜率，且時間數字轉換器正規化增益129的值Ktdc大於正確值K~TDC，因此，校準塊412中的增益調整電路416從目前的增益值Ktd。減去一調整步長值來減少時間數字轉換器正規化增益129。根據計算出來的梯度來迭代地調整時間數字轉換器正規化增益129的方式可同樣達到隨機地減少時間數字轉換器正規化增益誤差的目的。自然地，該隨機迭代的方法亦可以為正負號-數值(sign-value)或是正負號-正負號,其為自適應性信號處理領域中著名的迭代方法。在自適應性信號處理的領域中有許多熟知的迭代方法(例如最小均方演算法)可以被應用於此，舉例來說，校準塊412中的增益調整電路416可以使用一正負號-正負號最小均方演算法。時間數字轉換器的線性度也會影響全數字鎖相迴路的品質，因此，時間數字轉換器單元不匹配(TDC cell mismatch)也需要被仔細地控制以免降低全數字鎖相迴路的效能。本發明另外提出一時間數字轉換器非線性校準(TDCnonlinearity calibration)機制。請參考圖5，其為依據本發明第四示範性實施例的一種全數字鎖相迴路的架構圖。示範性的全數字鎖相迴路500包含有一累加器502、一加法器504、一迴路濾波器506、一數字控制振蕩器508、一時間數字轉換器510以及一校準塊512。應注意的是，圖5中僅顯不和本發明相關的元件。全數字鎖相迴路500視實際上電路設計的需求/考量，可能包含有額外的元件在其中。累加器502由具有一固定頻率fKEF(例如26MHz)的一頻率參考時鐘FREF所驅動，且累加器502用來累加由fe/fKEF所設定的一頻率控制字符FCW，其中f。為數字控制振蕩器508的輸出時鐘CKV的一額定載波頻率，且頻率控制字符FCW為包含一整數部分以及一小數部分(例如1/1000或是1/10000)的一固定值，因此，每當累加器502被頻率參考時鐘FREF所驅動的時候，累加輸出會以一固定值fe/fKEF遞增。時間數字轉換器510用來產生一時間數字轉換器輸出(例如一正規化時間數字轉換器輸出碼)至加法器504，其中時間數字轉換器510具有包含有多個串接的時間數字轉換器單元(例如多個反向器)513的一時間數字轉換器核心511，且時間數字轉換器核心511產生一時間數字轉換器輸出碼CODEtdc。依據頻率控制字符FCW的小數部分的設定，時間數字轉換器輸出碼CODEitc的數字值被預期會逐漸地由一最小值增加到一最大值，且當溢流(overflow)發生時,數字轉換器輸出碼CODEtdc的數字值會被鉗制(clip)於最大值。圖6為頻率參考時鐘FREF的時鐘周期與時間數字轉換器輸出碼CODEitc的數字值之間關係的示意圖。假設頻率控制字符FCW的小數部分被設定為1/1000，則在多個FREF時鐘周期會產生一時間數字轉換器輸出碼CODEtdc,且時間數字轉換器輸出碼CODEtdc每隔1000個頻率參考時鐘FREF時鐘周期都會由一最小值增加至一最大值。迴路濾波器506依據由累加器502與正規化時間數字轉換器510的輸出所產生的一相位誤差，來產生一數字控制值至數字控制振蕩器508。一時間數字轉換器單元513的單元延遲時間(cell delay)可能會異於另一時間數字轉換器單元513的單元延遲時間，此一不匹配可來自於系統(由於布局/幾何)及/或隨機(雜質滲染擾動(impurity dopingfluctuation),邊緣不平整(edge roughness)),因此導致時間數字轉換器的非線性。該時間數字轉換器單元不匹配會降低時間數字轉換器輸出碼CODEto的精準度，因此，校準塊512便用來通過處理時間數字轉換器510中每一時間數字轉換器單元513的單元延遲時間，來對時間數字轉換器進行非線性度校準，具體實施方式
可使用一小量的加法的或是乘法的調整方式基於時間數字轉換器單元來計算，舉例來說(但不限於此範例)，此實施例中的時間數字轉換器510可被設計為含有42個時間數字轉換器單元513，校準塊512中的擷取電路521擷取每一時間數字轉換器輸出碼取樣(即時間數字轉換器輸出碼CODEto挾帶的一時間數字轉換器值)，並且使用42個多比特寄存器(mult1-bitregister)522來分別記錄累加值，其中每一累加值表示時間數字轉換器輸出碼CODEtd。挾帶一特定取樣的時間數字轉換器數值的次數。舉例來說，被標記為「I」的寄存器522用來紀錄該時間數字轉換器輸出碼取樣的時間數字轉換器數值等於I的次數，被標記為「2」的寄存器522用來紀錄該時間數字轉換器輸出碼取樣的時間數字轉換器數值等於2的次數，依此類推。該累加值反映了相對應數字時間轉換器單元的單元延遲長度。當時間數字轉換器輸入是以固定斜率而線性地變動時，這是簡單明了的；而當時間數字轉換器輸入是具有平坦統計分布(flat statisticaldistribution)的隨機變化時，這也可同樣被推測了解。校準塊512包含有一計算電路(例如一平均電路524)，其是用來計算寄存器522所儲存的累加值的一平均值。若在適當地校準時間數字轉換器單元513的單元延遲之後，每個累加值都會等於相同的平均值，那就表示每個時間數字轉換器單元都具有相同的單元延遲，也就是說時間數字轉換器單元之間的不匹配已經被消除。如圖5所示，校準塊512另包含有一時間數字轉換器非線性調整電路(TDCnonlinearity adjusting circuit) 526,用來藉由參考該平均值以及一相對應累加值來調整/負責處理(account for)—時間數字轉換器單元的一單元延遲。舉例來說，該平均值以及儲存在寄存器522中被編號為「I」的累加值之間的差異被時間數字轉換器非線性調整電路526用來調整/負責處理該反向器延遲鏈(inverter delaychain)中一開頭的時間數字轉換器單元(即第一個時間數字轉換器單元)的一單元延遲。應注意的是，閉合迴路(closed loop)會試著用接下來的比特(即接下來的時間數字轉換器單元)來補償一個比特(即一時間數字轉換器單元)的不匹配所造成的誤差，且該不匹配誤差會傳遞到接下來數個比特，故應該依序地由開頭的時間數字轉換器單元(即圖5所示最左邊的時間數字轉換器單元513)開始校準反向器延遲鏈中的串接的時間數字轉換器單元513，直到最後一個時間數字轉換器單元(即圖5所示最右邊的時間數字轉換器單元513)為止。因此，如圖6所示，在第一迭代運算結束的時候，寄存器522分別儲存各自的累加值，該平均值可以經由平均電路524計算出來，且時間數字轉換器非線性調整電路526可調整開頭的時間數字轉換器單元513的一單元延遲以使儲存在寄存器522中被編號為「I」的累加值接近該平均值，如此一來可降低或是消除下一次迭代(即第二迭代運算)時不匹配誤差傳遞到後續的時間數字轉換器單元的機會。如圖6所示，在第二迭代運算結束的時候，寄存器522分別儲存各自的累加值，且時間數字轉換器非線性調整電路526可調整串接至開頭的時間數字轉換器單元513的下一個時間數字轉換器單元的一單元延遲，以使儲存在寄存器522中被編號為「2」的累加值接近該相同的平均值，如此一來可降低或是消除下一次迭代(即第三迭代運算)時不匹配誤差傳遞到後續的時間數字轉換器單元的機會。本領域的技術人員應可輕易地理解有關於繼續調整該反向器延遲鏈中後續的時間數字轉換器單元的單元延遲的操作，故在此不作更詳細的敘述。在校準過所有的時間數字轉換器單元513之後，可以重新計算一平均值以重複上述的時間數字轉換器不匹配校準流程。如此一來，校準塊512便可隨機地降低時間數字轉換器的不匹配。

對於圖5中所示的校準塊512來說，其能夠調整正規化時間數字轉換器510的校正增益。在一示範性設計中，可通過對一正規化時間數字轉換器輸出進行加法性調整(additive adjustment)來調整正規化時間數字轉換器510的校正增益。在另一示範性設計中，可通過調整一時間數字轉換器單元的一單元延遲來調整正規化時間數字轉換器510的校正增益。舉例來說，該時間數字轉換器具有多個串接的時間數字轉換器單元，且時間數字轉換器非線性調整電路526可被設定為必須在調整接下來的一第二時間數字轉換器單元的單元延遲之前先調整一第一時間數字轉換器單元的單元延遲，或必須在調整接下來的一第二時間數字轉換器單元的正規化時間數字轉換器輸出之前先調整一第一時間數字轉換器單元的正規化時間數字轉換器輸出。請參考圖7，其為依據本發明第五示範性實施例的一種全數字鎖相迴路的架構圖。全數字鎖相迴路500和全數字鎖相迴路700之間主要的差異在於:全數字鎖相迴路700的校準塊712是用來擷取相位誤差取樣。因此，校準塊712的擷取電路721使用42個寄存器722來記錄多個相位誤差取樣，其中每一個相位誤差取樣都對應到多個時間數字轉換器單元513的其中之一。舉例來說，被標記為「I」的寄存器722用來紀錄目前的時間數字轉換器輸出碼的時間數字轉換器數值等於I時所擷取到的一相位誤差取樣，被標記為「2」的寄存器722用來紀錄目前的時間數字轉換器輸出碼的時間數字轉換器數值等於2時所擷取到的一相位誤差取樣，依此類推。該相位誤差取樣代表了相對應時間數字轉換器單元的單元延遲時間。如圖7所示，校準塊712另包含了一時間數字轉換器非線性調整電路724，其可藉由參考所擷取的相位誤差取樣和所擷取的相位誤差取樣的期望值θ EXP之間的差異，來調整一時間數字轉換器單元的單元延遲。在此實施例中，是基於時間數字轉換器510的一未調整輸出(unadjusted output)來設定期望值θ EXP，舉例來說，在時間數字轉換器正規化增益誤差以及時間數字轉換器510的單元延遲的不匹配尚未補償的情況下設定期望值θ Εχρ，因此，期望值θ ΕΧΡ包含有來自時間數字轉換器正規化增益誤差的預期相位誤差結果，換句話說，期望值ΘΕΧΡ不等於零。若在校準完時間數字轉換器單元513中的單元延遲時間之後，每一擷取相位誤差取樣都會等於同一期望值θ ΕΧΡ，表示每一時間數字轉換器單元513都具有相同的單元延遲時間，且時間數字轉換器單元之間的不匹配都已經完全被消除。因此，期望值ΘΕΧΡ和儲存在寄存器722中被編號為「I」的相位誤差取樣之間的差異被時間數字轉換器非線性調整電路724用來調整該反向器延遲鏈中一開頭的時間數字轉換器單元(即第一個時間數字轉換器單元)的一單元延遲。同樣地，閉合迴路會試著用接下來的比特(即接下來的時間數字轉換器單元)來補償一比特(即一時間數字轉換器單元)的不匹配所造成的誤差，且該不匹配誤差會傳遞到接下來數個比特。故應該依序地由該開頭的時間數字轉換器單元(即圖7所示最左邊的時間數字轉換器單元513)開始校準反向器延遲鏈中的串接的時間數字轉換器單元513，直到最後一個時間數字轉換器單元(即圖7所示最右邊的時間數字轉換器單元513)為止。因此，當對應到該開頭的時間數字轉換器單元(即圖7所示最左邊的時間數字轉換器單元513)的相位誤差取樣被擷取時，時間數字轉換器非線性調整電路724會調整該開頭的時間數字轉換器單元的單元延遲時間來使所擷取的相位誤差接近期望值θ ΕΧΡ，如此一來可降低或是消除同一次迭代(例如圖6中的第一次迭代)中不匹配誤差傳遞到後續的時間數字轉換器單元的機會；且當對應到該開頭的時間數字轉換器單元之後的下一時間數字轉換器單元的相位誤差取樣被擷取時，時間數字轉換器非線性調整電路724會調整該開頭的時間數字轉換器單元之後的下一時間數字轉換器單元的單元延遲時間來使所擷取的相位誤差接近相同的期望值ΘΕΧΡ，如此一來可降低或是消除同一次迭代(例如圖6中的第一迭代)中不匹配誤差傳遞到後續的時間數字轉換器單元的機會。本領域的技術人員應可輕易地理解有關於繼續調整後續的時間數字轉換器單元的單元延遲的操作，故在此不作更詳細的敘述。如圖7所示，時間數字轉換器非線性調整電路724可在一迭代操作周期中調整所有的時間數字轉換器單元513的單元延遲，且在另一迭代操作周期中再次調整所有的時間數字轉換器單元513的單元延遲，這樣一來，校準塊712便能夠隨機地降低時間數字轉換器的不匹配。圖7中的範例是基於時間數字轉換器510的一未調整輸出來設定期望值θ Εχρ。另外，亦可基於時間數字轉換器510的一調整後輸出(adjusted output)來設定期望值θ EXP。舉例來說，在該時間數字轉換器510的時間數字轉換器正規化增益誤差已被補償的情況下設定期望值ΘΕΧΡ』，因此，當適當地設定期望值θΕχρ』後，最後的期望值θΕχρ』不包含由該時間數字轉換器正規化增益誤差所造成的預期相位誤差。請參考圖8，圖8為本發明依據第六示範性實施例的一種全數字鎖相迴路的架構圖。全數字鎖相迴路800的校準塊812包含有一時間數字轉換器非線性調整電路824、一時間數字轉換器增益調整電路828以及前述的寄存器722、522與平均電路524。在此實施例中，時間數字轉換器增益調整電路828使用由平均電路524計算出的平均值來設定時間數字轉換器510的正規化增益KTDC，因此，可在不需考慮由時間數字轉換器正規化增益誤差所造成的預期相位誤差之下來設定期望值ΘΕΧΡ』，舉例來說，可將期望值ΘΕΧΡ』設定為零。時間數字轉換器非線性調整電路824是用來通過參考寄存器722中所儲存的所擷取的相位誤差取樣和所擷取的相位誤差取樣的期望值ΘΕΧΡ』之間的差異，來調整一時間數字轉換器單元的單元延遲時間。由於時間數字轉換器非線性調整電路824的功能和時間數字轉換器非線性調整電路724相同，故進一步的說明在此省略以求簡潔。使用校準塊812同樣可達到隨機地減少時間數字轉換器不匹配的目的。在上述範例中，校準塊712/812能夠調整正規化時間數字轉換器510的校正增益。在一示範性設計中，可通過調整一時間數字轉換器正規化增益來調整正規化時間數字轉換器510的校正增益。在另一示範性設計中，可通過對一正規化時間數字轉換器輸出進行加法性調整來調整正規化時間數字轉換器510的校正增益。在又一示範性設計中，可通過調整一時間數字轉換器單元的一單元延遲來調整正規化時間數字轉換器510的校正增益。舉例來說，該時間數字轉換器具有多個串接的時間數字轉換器單元，且時間數字轉換器非線性調整電路724/824可被設定為必須在調整接下來的一第二時間數字轉換器單元的單元延遲之前先調整一第一時間數字轉換器單元的單元延遲，或必須在調整接下來的一第二時間數字轉換器單元的正規化時間數字轉換器輸出之前先調整一第一時間數字轉換器單元的正規化時間數字轉換器輸出。本發明提出使用現有的全數字鎖相迴路電路來處理時間數字轉換器的非線性和增益的校準，換句話說，現有全數字鎖相迴路電路的一部份被重複利用來校準時間數字轉換器的非線性和增益，如此可節省晶片面積和功率消耗。具體來說，所有誤差信息都擷取自部分的數字塊，且在數字域(digital domain)上修正了所有的非理想效應(non-1dealeffect)，此外，校準操作十分快速並且可在線上即時地運作或是動態地在接收到數據脈衝(burst)的一開始才啟動運作。相較於傳統的設計，由於採用步長較小的迭代操作，本發明所揭露的校準機制在每個接收/傳送封包之前並未呈現出相位誤差幹擾(hit)。以上所述僅為本發明的較佳實施 例，凡依本發明權利要求所做的等同變化與修飾，皆應屬本發明的涵蓋範圍。
權利要求
1.一種校準時間數字轉換器的增益的方法，其特徵在於，該方法包含有: 擷取該時間數字轉換器的一輸出取樣； 計算因應該輸出取樣的一梯度；以及 基於該計算的梯度來調整該時間數字轉換器的一正規化增益。
2.如權利要求1所述校準時間數字轉換器的增益的方法，其特徵在於，該調整正規化增益的步驟包含隨機地減少該正規化增益的誤差。
3.如權利要求1所述校準時間數字轉換器的增益的方法，其特徵在於，該梯度另因應一參考相位以及一可變相位。
4.如權利要求3所述校準時間數字轉換器的增益的方法，其特徵在於，該參考相位以及該可變相位是分別以期望值來直接設定。
5.如權利要求3所述校準時間數字轉換器的增益的方法，其特徵在於，該方法另包含有: 擷取該參考相位；以及 擷取該可變相位。
6.如權利要求3所述校準時間數字轉換器的增益的方法，其特徵在於，該梯度是藉由參考該輸出取樣的一斜率以及該參考相位與該可變相位之間的一差值的斜率來計算。
7.如權利要求1所述校準時間數字轉換器的增益的方法，其特徵在於，該時間數字轉換器是一全數字鎖相迴路的一部分。
8.如權利要求1所述校準時間數字轉換器的增益的方法，其特徵在於，該正規化增益藉由使用一最小均方演算法來調整。
9.如權利要求8所述校準時間數字轉換器的增益的方法，其特徵在於，該最小均方演算法是一正負號-正負號最小均方演算法。
10.一種校準時間數字轉換器的增益的方法，其特徵在於，該方法包含有: 擷取一相位誤差，其中該相位誤差來自於一參考相位、一可變相位以及該時間數字轉換器的一輸出取樣； 計算出因應該相位誤差的一梯度；以及 基於該計算的梯度來調整該時間數字轉換器的一正規化增益。
11.如權利要求10所述校準時間數字轉換器的增益的方法，其特徵在於，該調整正規化增益的步驟包含隨機地減少該正規化增益的誤差。
12.如權利要求10所述校準時間數字轉換器的增益的方法，其特徵在於，該時間數字轉換器是一全數字鎖相迴路的一部分。
13.如權利要求10所述校準時間數字轉換器的增益的方法，其特徵在於，該正規化增益藉由使用一最小均方演算法來調整。
14.如權利要求13所述校準時間數字轉換器的增益的方法，其特徵在於，該最小均方演算法是一正負號-正負號最小均方演算法。
15.一種用來校準時間數字轉換器的增益的裝置，其特徵在於，該裝置包含有: 一擷取電路，用來擷取該時間數字轉換器的一輸出取樣；以及 一增益調整電路， 用來計算因應該輸出取樣的一梯度，並且基於該梯度來調整該時間數字轉換器的一正規化增益。
16.如權利要求15所述用來校準時間數字轉換器的增益的裝置，其特徵在於，該增益調整電路包含隨機地減少該正規化增益的誤差。
17.如權利要求15所述用來校準時間數字轉換器的增益的裝置，其特徵在於，該梯度另因應一參考相位以及一可變相位。
18.如權利要求17所述用來校準時間數字轉換器的增益的裝置，其特徵在於，該參考相位以及該可變相位分別以期望值來直接設定。
19.如權利要求17所述用來校準時間數字轉換器的增益的裝置，其特徵在於，該擷取電路另被用來擷取該參考相位以及該可變相位。
20.如權利要求17所述用來校準時間數字轉換器的增益的裝置，其特徵在於，增益調整電路是藉由參考該輸出取樣的一斜率與該參考相位以及該可變相位之間的一差值的斜率來計算該梯度。
21.如權利要求15所述用來校準時間數字轉換器的增益的裝置，其特徵在於，該時間數字轉換器是一全數字鎖相迴路的一部分。
22.如權利要求15所述用來校準時間數字轉換器的增益的裝置，其特徵在於，該增益調整電路藉由使用一最小均方演算法來調整該正規化增益。
23.如權利要求22所述用來校準時間數字轉換器的增益的裝置，其特徵在於，該最小均方演算法是一正負號-正負號最小均方演算法。
24.一種用來校準時間數字轉換器的增益的裝置，其特徵在於，該裝置包含有: 一擷取電路，用來擷取一相位誤差，其中該相位誤差來自於一參考相位、一可變相位以及該時間數字轉換器的一輸出取樣；以及 一增益調整電路，用來計算出因應該相位誤差的一梯度，並且基於該計算的梯度來調整該時間數字轉換器的一正規化增益。
25.如權利要求24所述用來校準時間數字轉換器的增益的裝置，其特徵在於，該增益調整電路包含隨機地減少該正規化增益的誤差。
26.如權利要求24所述用來校準時間數字轉換器的增益的裝置，其特徵在於，該時間數字轉換器是一全數字鎖相迴路的一部分。
27.如權利要求24所述用來校準時間數字轉換器的增益的裝置，其特徵在於，該增益調整電路藉由使用一最小均方演算法來調整該正規化增益。
28.如權利要求27所述用來校準時間數字轉換器的增益的裝置，其特徵在於，該最小均方演算法是一正負號-正負號最小均方演算法。
全文摘要
本發明提供一種校準一時間數字轉換器的增益的方法及裝置，該校準時間數字轉換器的增益的方法包含有擷取一時間數字轉換器輸出取樣；計算因應該時間數字轉換器輸出取樣的一梯度；以及基於該計算的梯度來調整一時間數字轉換器的正規化增益。另一種校準一時間數字轉換器的增益的方法，包含有擷取一相位誤差，其是來自於一時間數字轉換器輸出取樣、一參考相位以及一可變相位；計算因應該相位誤差的一梯度；以及基於該計算的梯度來調整時間數字轉換器的正規化增益。本發明還提供一種用來校準時間數字轉換器的增益的裝置。本發明可節省晶片面積和功率消耗。
文檔編號H03M1/10GK103219993SQ201310016749
公開日2013年7月24日 申請日期2013年1月17日 優先權日2012年1月20日
發明者王琦學, 羅伯·伯根·史塔斯魏奇, 卓宜賢 申請人:聯發科技股份有限公司