數字-數字碼轉換器的製作方法

2023-10-06 12:34:24 3

專利名稱：數字-數字碼轉換器的製作方法
技術領域：
本發明涉及為獲得良好解析度而應用Sinc3處理的數字-數字碼轉換器。
人們對模-數轉換的過取樣方法(Oversamplingmethod)很感興趣，因為這可以取消對精確的模擬電路和濾波器的需要。這方面的例子可以參看(1)「IEEETransactionsonCommunications，Vol.COM-29，NO.6，June1981」第815-830頁J.C.Candy等人的文章;(2)「IEEETransactionsonCommunications，Vol.COM33，NO.3，March1985」第249-258頁J.C.Candy的文章(3)「IEEETransactionsonCommunications，Vol.COM-34，NO.1，January1986」第72-76頁J.C.Candy的文章。該方法依靠一個簡單的調製器，以非常高的速度把信號轉換成數字的形式。這種調製技術採用了數字電路中的低通濾波和以低速率重新採樣，即所謂的「分樣」(decimation)方法。更具體地說，所謂分樣就是把數字調製的信號從高採樣率的短字轉換為較低採樣率(例如尼奎斯特速率)的較長字。
已經發現，把重新採樣的概念引入到數字濾波器可大大地簡化這種電路。例如1981年7月28日頒發給J.C.Candy等人的美國專利第4，281，318號公開了一種兩級的數字-數字碼轉換器(或分樣濾波器)，它接收mf0速率的採樣輸入系列，運用重疊三角累加(overlapping triangular accumulation)方法產生fo速率的輸出採樣的對應系列。Candy等人在那篇具有兩級數字-數字碼轉換器的專利文獻中揭示出對於以西格馬(Sigma)德爾他(delta)調製進行分樣，該分樣濾波器要求比調製器多一級。
先有技術中的問題是希望提供一種與Candy等人專利的結構相似的數字-數字碼轉換器而使其輸出信號的解析度獲得改進。
按照本發明解決了先有技術中的問題，本發明涉及一種數字-數字碼轉換器，它包括三個串聯級以實現Sinc3處理，並允許在西格馬德爾他調製器中採用第二級，從而取得了改進的解析度。
本發明的一個目標是提供一種數字-數字碼轉換器(或分樣器)，它包括輸入端，輸出端，以及聯接於輸入和輸出端之間的處理裝置，該處理裝置對在輸入端接收的N個數字樣本值的每個順序輸入群進行Sinc3處理，以在輸出端產生速率為1/N的單一數字輸出代表值。


圖1是按照本發明的一個優選數字-數字碼轉換器的結構方框圖;
圖2表示圖1的代碼轉換器所用的典型時鐘信號;
圖3-13圖示如何在圖1數字-數字碼轉換器三級中的各分離點上對典型的順序8樣本輸入群的每個樣本進行總體加權，以產生Sinc3處理後的相關聯的輸出信號值;
圖14圖示如何按照圖3-13的總體加權圖，由每個典型8樣本串行接收輸入群的總體加權產生圖1的代碼轉換器的每個單一輸出信號值。
圖1示出按照本發明的數字-數字碼轉換器(或分樣器)10的優選結構，該優選結構包括三個串聯級11，12和13，從而實現對輸入信號的每個N樣本群的Sinc3處理。作為定義，可以認為每個樣本是包括任意位數的一個數字字。然而，以後我們將假定每個輸入字只包括一位，它具有「0」值或「1」值，但在電路的其它工作點，特別是在輸出端可出現帶較長位數的字。
更具體地說，圖1的代碼轉換器10在第一級11的輸入端接收採樣率為每秒1/τ個樣本的第一採樣率的輸入信號X，並由此在第三級的輸出端產生為輸入信號X採樣率的1/N的低採樣率輸出信號Y。在圖1的代碼轉換器10中，為了三級中某些電路裡的定時需要，採用了兩個時鐘C1和C2，在圖2中示出了這兩個時鐘C1、C2的脈衝序列以及一個反相的時鐘序列C2。如圖2所示，時鐘C1的鐘脈衝相應於輸入信號X的每個N樣本群中的數字樣本值的採樣速率(1/τ);而時鐘C2的脈衝相應於輸出信號Y的採樣率，它為輸入信號採樣率的1/N。如上所述，時鐘C2隻是時鐘C2的反相。
在圖1的代碼轉換器中，第一級11的加法器201接收採樣率為1/τ的輸入信號X。每隔τ秒，在加法器201中把輸入信號X的每個數字樣本值加到寄存器211的內容中，並經門221由時鐘信號C2把加法器201的輸出選通到寄存器211。在第一級11中進行這一工作的同時，把加法器201的輸出送到第二級12的加法器202，在這裡，每隔τ秒把加法器201的這一輸出加到寄存器212當前的內容中去。然後在時鐘C2的選通下，經門222把從加法器202的輸出結果送回到寄存器212。再把加法器202的輸出送到第三級13中的加法器203裡，並且每隔τ秒把寄存器213的當前內容加到加法器203，然後通過門223用其結果所形成的和值去更新寄存器213。
在每個N樣本群的第N個樣本時段，各個加法器201、202和203的輸入信號是分別加到寄存器211、212和213的當前內容中去的。然而在第N個樣本時段，時鐘C2把門221、222和223禁止住一個樣本時段，時鐘C2則使加法器201、202和203形成的輸出和分別轉送到寄存器241、242和243。在每一群的第N個樣本時段，由於這些寄存器被門221、222和223所禁止，它們得不到任何輸入，所以寄存器211、212和213被清零。
上述這些動作使得以數值為Nτ秒的規則間隔而把一個群的N個順序輸入樣本值的和置入寄存器241。寄存器241中的這個和可表示為Y1=n=1Nx(nτ)=x(τ)+x(2τ)……x(Nτ)=［1-z-N1-z-1］x (1)]]>這裡X(nτ)代表輸入樣本，Z-1是延遲τ，而Z-N是延遲Nτ。然後，在第一級11重新開始這個循環。在寄存器241接收如式(1)所表示的一個群的N個相繼輸入樣本值的和的同時，把一個群的輸入樣本的部分和之和(即第N個樣本時段加法器202的輸出)置入寄存器242，該部分和之和可表示為Y6=n=1Ni=1nx(i τ)=n=1Nnx(nτ)=［1-z-N(1-z-1)2-N z-1(1-z-1)］x (2)]]>與此同時，把輸入樣本群部分和的部分和之和(即在一個群的第N個樣本時段加法器203的輸出)置入寄存器243，該部分和的部分和之和可表示為Y10=n=1Ni=1nj=1ix(j τ)=n=1Nn2x(nτ)]]>=［1-z-N(1-z-1)3-Nz-N(1-Z-1)2-N(N-1)2z-N(1-z-1)］x]]>(3)寄存器241、242和243的輸出是三個分立的信號，分別表示為Y1、Y6和Y10，在三級11-13中，以所希望的輸出速率對它們進行進一步的處理，並在加法器37中被合併以產生淨輸出Y，這裡y /x=N22z-N(1+z-N)y1+N z-N(1-z-N)(y2+y12)+(1-z-N)2y3]]>= ［1- z-N1-z-1］3=［Ns i n c (N f τ)s i n c (f τ)］3]]>(4)在實際上，以下三點具體情況使得用於這一分樣或代碼轉換的電路能得到大大的簡化。第一，輸入字是短的，通常為一位，所以累加規模不需很大，但要求以很高的速度工作，通常是在分立的並行導線上傳送這些字的各個位。第二，在寄存器241至243中的字是以低速率出現的，可在單線上以位的時間序列把它們從寄存器241、242和243輸出，於是使後面的所有電路都很簡單。最後，通常分樣率為2的冪(2n)，所以，以N和N/2來相乘，只是對該字包含的有效位數的移位，無需任何算術運算。
在工作中，以後將假設，以C1時鐘速率的每8個輸入樣本(N＝8)產生一個輸出字。為便於表答，把8個輸入樣本的一個特殊的序列表示為X1-X8。如下所述，把這8個數字樣本值累加，在寄存器241、242和243的每個上形成合成的數字樣本值，並把它們分別表示為Y1、Y6和Y10。圖3-13表示在輸入端接收到的該群的8個輸入數字樣本值的每個是如何在與三級11-13中加權圖相關聯的位置進行總體加權(包括在所有前面位置採樣值所用的任何權重)，從而實現Sinc3處理，並產生構成最後的單一數字輸出值Y的累計的單一數字輸出值。應該知道，在一個輸入群中的每個輸入數字樣本值X1-X8都有自己的幅度或數值表示。因此，對於同圖3-13相關聯的每個位置，在相關聯的代碼轉換器位置上的總體結果數字值Yi，從概念上來說，它是通過把相關聯的圖中所示的總體權重值，加到用於累加結果數字值的每個對應的8個示範的原輸入數字樣本值而得到的。
在圖1中，第一級11中的寄存器241的輸出信號Y1包括一個單一數字值，如圖3中所示，它是通過分別用各個相應的單位權重W1-W8加權的每一輸入群的8個(N＝8)示範的順序輸入數字樣本值X1-X8的累加表示的。在乘法器25中，把寄存器241的輸出信號Y1乘以 (N)/2 ，得出了數字值Y2，它表示加了總體權重的8個示範順序輸入數字樣本值的累加，如圖4中所示，包括了從輸入端到乘法器25所用的所有權重。更具體地說，對於N＝8的典型情況，累加值Y2是這樣得到的累加如圖3中所示的，經過加權的一個群的8個數字樣本值得到Y1，然後通過乘法器25用實際上加到各數字樣本值上各自的權重 (N)/2 去相乘，從而形成了總體的單一累加值Y2。因此，圖4表示，在原累加信號Y1中在此之前加到一個群的每一相應輸入數字樣本值上的總體權重值4乘以由乘法器25所加的權重以產生值Y2。
然後在乘法器26中把輸出信號Y2乘以N以產生一個數字值Y3，它是圖5中所示總體加權了的8個典型順序輸入數字樣本值的累加。在加法器27中把輸出數字值Y3加到第三級13中寄存器243的的輸出數字值Y10上，以產生數字值Y4，它是圖6中所示總體加權的8個典型順序數字輸入樣本值的累加。在減法器28中，從數字值Y4裡減掉來自第二級12的數值Y8，以產生來自第一級11的輸出數值Y5，在延遲單元29中把它延遲一個輸出字的時間周期Nτ。
在第二級12中，寄存器242的輸出數字值Y6是圖8中所示的加權了的8個典型順序輸入字樣本的總數值。在乘法器30中把這個數值乘以N以產生總數值Y7，它是圖9中所示的總體加權的8個典型順序數字輸入樣本值的累加。在加法器31中把由第一級11中的乘法器25輸出的數值Y2加到數字值Y7上，以產生總數值Y8，它是圖10中所示的總體加權的8個輸入數字樣本值的累加。第二級12是一種組合，它包括(1)在加法器32中把數字值Y3加到來自第一級11的延遲輸出數字值Y5上;(2)在加法器33中把加法器32的輸出數字值加到數字值Y8上;(3)在減法器35中，把在乘法器34中經過N加權後的第三級13的輸出數值Y10從加法器33的輸出數字值中減掉。在把它們加到來自第一級11的數字值Y5之前，這些數字值的組合是以Y9所表示的總數字值，而Y9是圖11中所示總體加權的8個典型順序輸入數字樣本值的一個累加數字值。因此，從第一、第二和第三級(11-13)的輸出數字值分別對應於圖7、11和12中所示的加權的8個典型順序輸入數字樣本，在加法器37的輸出端形成了代碼轉換器10的輸出數值Y。
應當知道，由於與N個樣本值的輸入群相關的順序累計值是根據圖2所示的C2時鐘速率而在三級之間傳送的，在第一級11中的加法器201的輸入端上構成輸入群的8個典型順序輸入信號樣本(1)在第一輸出字周期Nτ裡產生了從第一級11的輸出數字樣本Y5;(2)在下一個接著的第二輸出字周期Nτ裡產生了從第二級12的輸出數字值Y9;(3)在再下一個接著的第三輸出字周期Nτ裡產生了從第三級13的輸出值Y10。因此，通過在延遲單元29中把第一級11的輸出Y5延遲一個輸出字周期Nτ;把延遲了的輸出Y5加到第二級12的輸出Y9上;再在延遲單元36中把此結果數字值再延遲一個輸出字周期;然後把延遲後的結果值加到第三級13的輸出Y10上;就獲得了結果輸出數值Y，它是在三級中按圖13中所示加權的8個輸入數字樣本的累加。
因為每隔一個輸出字周期三級中的每一級都輸出一個新的數字值，而把三級中總計累計值合成產生一個相關的單一數字值輸出Y，需要3個輸出字周期，所以，三個順序輸出字的結果可用圖14描述。圖14的上部示出了分別對應於示範的第1-3輸入群序列的圖13的三個順序的加權曲線40-42，每個順序加權曲線40-42的起始互相間隔一個輸出字周期。與三個輸出字序列中第一個輸出字的加權曲線40相聯繫的輸出數字值43，出現在代碼轉換器10的三級中的Sinc3處理所必須的三個輸出字周期的終了時，接著是分別與加權曲線41和42相聯繫的輸出數字值44和45，它們都相隔一個輸出字周期(Nτ)。從上述可知，按照本發明的圖1的代碼轉換器或分樣器(decimator)提供了Sinc3處理。
權利要求
1.一種數字一數字碼轉換器包括用於接收包括一系列群的輸入信號的一個輸入端，這裡每個群包括以第一預定速率出現的N個分立數字樣本值的序列，且N＞1；一個輸出端；其特徵在於，該代碼轉換器還包括處理裝置，它按照在輸入端上的輸入信號，對每個輸入群的N個數字樣本值進行Sinc3處理，以便在輸出端產生以第二預定速率的代表每一輸入群的單個數字輸出值，第二預定速率低於第一預定速率。
2.一種根據權利要求1的數字-數字碼轉換器，其特徵在於，所述處理裝置包括分別設置在該代碼轉換器的第一、第二和第三級的第一、第二和第三累加裝置，累加裝置和這些級都是串聯安置的，並且每一累加裝置包括用於把一個當前群周期中從前一級接收的每一數字樣本值加到在該當前群周期中以前接收的數字樣本值的當前累加值上的加法裝置;分別設置在第一、第二和第三級中的第一、第二和第三子處理裝置，用於處理在每群周期的末尾通過相關的累加裝置所獲得的總體累加值結果，並產生與每一輸入群周期相關聯的一個分立的適當加權中間值，把來自三級中每一級與一個輸入群相關聯的這些中間值進行組合，從而產生經Sinc3處理的從該代碼轉換器輸出的單個數字輸出代表值。
3.一種根據權利要求2的數字-數字碼轉換器，其特徵在於，第一、第二和第三累加裝置各包括一個用於暫時存儲在當前群周期中從最鄰近的前級接收的N個輸出值的累加值的存儲裝置;一個用於把從代碼轉換器的最鄰近前級接收的每一輸出值與所述存儲裝置中存儲的當前累加值相加，從而產生用於更新所述存儲裝置的新的總累加值的加法器;用於在當前群周期中把每個新的總累加值選通到所述存儲裝置中，並在每群周期結束清除所述存儲裝置的選通裝置。
4.一種根據權利要求2或3的數字-數字代碼轉換器，其特徵在於，第一、第二和第三子處理裝置各包括一個用於在每一群周期結束時，存儲從同一級中累加裝置得到的總累加值的存儲裝置;一個根據所述子處理裝置的存儲裝置所存儲的總累加值而產生與該級相關聯的適當的加權中間值，用於接下去與同一個輸入群相關聯的其它級的適當加權中間值相結合，從而產生經Sinc3處理從該代碼轉換器輸出的單個數字輸出代表值的裝置。
全文摘要
本發明涉及完成Sinc
文檔編號H04B14/04GK1030832SQ88104459
公開日1989年2月1日 申請日期1988年7月22日 優先權日1987年7月23日
發明者詹姆斯·查爾斯·坎迪 申請人:美國電話電報公司