半導體器件及其製造方法與流程

2024-03-08 04:43:15

本發明構思涉及半導體器件及其製造方法。

背景技術：

多柵電晶體已經被提出以集成多個電晶體而沒有降低其性能。多柵電晶體包括三維溝道。多柵電晶體的電流控制能力會增加而沒有增大其柵極長度。此外，可以抑制短溝道效應(SCE)。

技術實現要素：

根據本發明構思的示範實施方式，提供了一種半導體器件如下。鰭型圖案包括在鰭型圖案的上部中的第一和第二氧化物區。鰭型圖案在第一方向上延伸。第一納米線在第一方向上延伸並與鰭型圖案間隔開。柵電極圍繞第一納米線的外圍並在交叉第一方向的第二方向上延伸。柵電極設置在鰭型圖案的一區域上。該區域位於第一氧化物區和第二氧化物區之間。第一源/漏極設置在第一氧化物區上並與第一納米線的端部分連接。

根據本發明構思的示範實施方式，提供了一種半導體器件如下。基板具有氧化物區。第一和第二納米線與基板間隔開，在第一方向上延伸，並在第一方向上彼此間隔開。第一柵電極圍繞第一納米線的外圍並在交叉第一方向的第二方向上延伸。第二柵電極圍繞第二納米線的外圍並在第二方向上延伸。第一和第二柵間隔物分別設置在第一柵電極的側壁和第二柵電極的側壁上。溝槽設置在第一柵電極和第二柵電極之間。溝槽由第一和第二柵間隔物以及基板的氧化物區限定。氧化物區限定溝槽的底表面而不與至少部分的第一和第二柵電極交疊。源/漏極設置在氧化物區上並填充溝槽。

根據本發明構思的示範實施方式，提供了一種半導體器件如下。基板具有彼此間隔開的第一凹陷和第二凹陷。第一和第二氧化物區填充第一凹陷和第二凹陷。納米線設置在基板上並與基板間隔開。柵電極圍繞納米線。柵電極設置在第一氧化物區和第二氧化物區之間。源極和漏極分別與第一氧化物 區和第二氧化物區交疊。

根據本發明構思的示範實施方式，提供了一種半導體器件如下。第一納米線與基板間隔開並在第一方向上延伸。柵電極圍繞第一納米線的外圍並在交叉第一方向的第二方向上延伸。源/漏極設置在柵電極的至少一側上並與第一納米線連接。接觸形成在源/漏極中並在第一方向上與第一納米線交疊。蝕刻停止層插置在接觸和基板之間。

根據本發明構思的示範實施方式，提供了一種製造半導體器件的方法如下。在第一方向上延伸的鰭型結構形成在基板上。鰭型結構具有鰭型圖案、納米線前體、第一半導體圖案和第二半導體圖案。第一和第二半導體圖案豎直地層疊在鰭型圖案上，納米線前體插置在第一半導體圖案和第二半導體圖案之間。虛設柵電極形成在鰭型結構上，該虛設柵電極交叉鰭型結構並在交叉第一方向的第二方向上延伸。第一間隔物形成在虛設柵電極的側壁上。虛設柵電極和第一間隔物交疊鰭型圖案的第一部分。鰭型結構的沒有與虛設柵電極和第一間隔物交疊的第一和第二半導體圖案被去除以暴露出鰭型圖案的第二部分並且形成從該納米線前體圖案化得到的納米線圖案。氧化物區形成在鰭型圖案的第二部分的上部中。

根據本發明構思的示範實施方式，提供了一種製造半導體器件的方法如下。形成從基板突出並在第一方向上延伸的鰭型圖案。形成與鰭型圖案的上表面間隔開並在第一方向上延伸的納米線。蝕刻停止層形成在鰭型圖案的上部區域中。源/漏極形成在蝕刻停止層和納米線上。源/漏極從納米線外延生長。通過使用蝕刻工藝在源/漏極中形成接觸孔直到蝕刻停止層被暴露。接觸形成在接觸孔中。

附圖說明

通過參考附圖詳細描述發明構思的示範實施方式，發明構思的這些及其他特徵將變得更明顯，其中∶

圖1為根據本發明構思的示範實施方式的半導體器件的透視圖；

圖2為沿圖1的線A-A獲得的截面圖；

圖3為沿圖1的線B-B獲得的截面圖；

圖4是沿圖1的線C-C獲得的截面圖；

圖5示出圖4的柵間隔物；

圖6至8是根據本發明構思的示範實施方式的半導體器件的視圖；

圖9至11是根據本發明構思的示範實施方式的半導體器件的截面圖；

圖12為根據本發明構思的示範實施方式的半導體器件的截面圖；

圖13為根據本發明構思的示範實施方式的半導體器件的截面圖；

圖14為根據本發明構思的示範實施方式的半導體器件的透視圖；

圖15為沿圖14的線D-D獲得的截面圖；

圖16至33為示出根據本發明構思的示範實施方式的半導體器件的製造方法的視圖；

圖34為包括根據本發明構思的示範實施方式的半導體器件的電子系統的框圖；和

圖35和36示出了包括根據本發明構思的示範實施方式的半導體器件的半導體系統。

雖然一些截面圖的對應平面圖和/或透視圖可能沒有示出，但是在此示出的器件結構的截面圖提供了對於如將在平面圖中示出的沿著兩個不同方向延伸的多個器件結構的支持，和/或對於如將在透視圖中示出的在三個不同方向上延伸的多個器件結構的支持。兩個不同的方向可以彼此正交或可以不彼此正交。三個不同的方向可包括可正交於兩個不同方向的第三方向。多個器件結構可集成到同一電子器件中。例如，當器件結構(例如，存儲單元結構或電晶體結構)在截面圖中示出時，電子器件可包括多個器件結構(例如，存儲單元結構或電晶體結構)，這將通過電子器件的平面圖示出。多個器件結構可以布置成陣列和/或二維圖案。

具體實施方式

下文將參考附圖詳細地描述發明構思的示範實施方式。然而，發明構思可以以不同的形式實現而不應該理解為限於在此闡述的實施方式。在附圖中，為了清楚可以誇大層和區域的厚度。還將理解的是，當元件被稱為在另一元件或基板「上」時，它可以直接在另一元件或基板上，或者也可以存在居間層。還將理解的是，當元件被稱為「聯接到」或「連接到」另一元件時，它可以直接聯接到或直接連接到另一元件，或者也可以存在居間元件。在整個說明書和附圖中，相同的附圖標記可指代相同的元件。

在下文，將參考圖1至5說明根據實施方式的半導體器件。

圖1為根據示範實施方式的半導體器件的透視圖，圖2為沿圖1的線A-A獲得的截面圖。圖3為沿圖1的線B-B獲得的截面圖，圖4為沿圖1的線C-C獲得的截面圖。圖5僅示出圖4的柵間隔物。為了便於解釋，圖1省略了圖2的層間絕緣層180的圖示。

參考圖1至5，根據示範實施方式的半導體器件1可包括鰭型圖案110、第一納米線120、柵電極130、柵間隔物140、源/漏極150或接觸190。

例如，基板100可以是體矽或絕緣體上矽(SOI)。替換地，基板100可以是矽基板，或可包括其他物質，諸如矽鍺、銻化銦、碲化鉛化合物、砷化銦、磷化銦、砷化鎵或銻化鎵。替換地，基板100可以是基礎基板，外延層形成在該基礎基板上。

鰭型圖案110可以從基板100突出。場絕緣層105可至少部分地覆蓋鰭型圖案110的側壁。鰭型圖案110可以由場絕緣層105限定。場絕緣層105可包括例如氧化物、氮化物、氮氧化物或其組合中的至少一個。

如圖1所示，鰭型圖案110的側壁可以被場絕緣層105完全圍繞，但是需要注意，這僅出於說明的目的，示範實施方式不限於此。

鰭型圖案110可以在第一方向X上伸長。例如，鰭型圖案110可包括在第一方向X上延伸的長邊和在第二方向Y上延伸的短邊。

鰭型圖案110可以通過部分地蝕刻基板100而形成。替換地，鰭型圖案110可包括生長在基板100上的外延層。例如，鰭型圖案110可包括元素半導體材料諸如矽或鍺。此外，鰭型圖案110可包括化合物半導體，例如，IV-IV族化合物半導體或III-V族化合物半導體。

例如，在IV-IV族化合物半導體中，鰭型圖案110可以是包括例如碳(C)、矽(Si)、鍺(Ge)和錫(Sn)中至少兩個或更多個的二元化合物或三元化合物、或者摻雜有IV族元素的上述二元或三元化合物。

例如，在III-V族化合物半導體中，鰭型圖案110可以是二元化合物、三元化合物或四元化合物，其形成為III族元素與V族元素結合，其中該III族元素可以是鋁(Al)、鎵(Ga)和銦(In)中至少一個，該V族元素可以是磷(P)、砷(As)和銻(Sb)中至少一個。

在下面的描述中，假定鰭型圖案110可包括矽。

氧化物區115可以形成在鰭型圖案110上。氧化物區115可以形成在基板100內並在基板100的鰭型圖案110的上表面上。例如，氧化物區115可 以形成為填充形成在基板100內的凹陷。氧化物區115可包括氧化物層。例如，氧化物區115可包括氧化矽(SiO2)。

氧化物區115可以與源/漏極150交疊，源/漏極150將在下文說明。氧化物區115可以與源/漏極150的下表面直接接觸。氧化物區115可防止在柵電極130之上的源/漏極150與另一個源/漏極150之間通過基板100的上表面發生寄生平面電晶體。氧化物區115可以與柵間隔物140交疊，柵間隔物140將在下文說明。氧化物區115可以與柵間隔物140的下表面直接接觸。例如，柵間隔物140可以與內部間隔物142的下表面直接接觸，內部間隔物142將在下文說明。

氧化物區115可以是凹入形狀。因此，氧化物區115可在源/漏極的中心處具有最大深度W1並且具有隨著在第一方向X上離開源/漏極150的中心的距離增大而逐漸減小的深度W2、W3，而不是具有均勻的深度。氧化物區115的凹入形狀可以由於等離子體氧化工藝或離子注入工藝中的氧分布而產生。

第一納米線120可以形成在基板100上，並與基板100間隔開。第一納米線120可在第一方向X上延伸。

第一納米線120可以形成在鰭型圖案110上，並與鰭型圖案110間隔開。第一納米線120可以與鰭型圖案110交疊。第一納米線120可以形成在鰭型圖案110上，而不是形成在場絕緣層105上。

如圖3所示，第一納米線120在第二方向Y上的寬度可以與鰭型圖案110在第二方向Y上的寬度相同，但是需要注意這僅是為了說明方便而假定的，示範實施方式不限於此。此外，雖然圖示出第一納米線120具有方形橫截面，但是示範實施方式不限於此。第一納米線120的拐角可以通過諸如修整的工藝而被圓化。

第一納米線120可以用作電晶體的溝道區。第一納米線120可根據半導體器件1是p型金屬氧化物半導體(PMOS)還是n型金屬氧化物半導體(NMOS)而改變，但是本發明構思不限於此。

此外，第一納米線120可包括與鰭型圖案110相同的材料，或包括不同於鰭型圖案110的材料。然而，為了便於說明，此處將假定半導體器件的第一納米線120可包括矽。

柵電極130可以形成在場絕緣層105和鰭型圖案110上。柵電極130可 在第二方向Y上延伸。

柵電極130可以形成為圍繞與鰭型圖案110的上表面間隔開的第一納米線120的外圍。柵電極130也可形成在限定在第一納米線120和鰭型圖案110之間的空間中。

柵電極130可包括導電材料。如示出的，柵電極130可以是單層，但是不限於此。例如，柵電極130可包括調節功函數的功函數導電層和填充由用於功函數調節的功函數導電層形成的空間的填充導電層。

例如，柵電極130可包括以下中的至少一個：TiN、WN、TaN、Ru、TiC、TaC、Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaCN、TaSiN、Mn、Zr、W和Al。替換地，柵電極130每個可由非金屬元素諸如Si或SiGe形成。例如，如上所述的柵電極130可以由替換工藝形成，但是本發明構思不限於此。

柵間隔物140可以形成在沿第二方向Y延伸的柵電極130的兩個側壁上。柵間隔物140可以形成在第一納米線120的兩側上，彼此面對。柵間隔物140每個可包括通孔140h。

第一納米線120可穿過柵間隔物140。第一納米線120可穿過通孔140h。柵間隔物140可以與第一納米線120的一部分側面的外圍完全接觸。

當被柵電極130圍繞的第一納米線120的拐角通過諸如修整的工藝而被圓化時，第一納米線120的側面的與柵間隔物140接觸的部分可具有與被柵電極130圍繞的第一納米線120的截面不同的截面。

柵間隔物140可包括外部間隔物141和內部間隔物142。外部間隔物141可以與內部間隔物142直接接觸。內部間隔物142可以設置在鰭型圖案110的上表面與第一納米線120之間並且與鰭型圖案110的上表面表面接觸。在YZ截面上，內部間隔物142可以被第一納米線120、和外部間隔物141圍繞。

柵間隔物140的通孔140h可以由外部間隔物141和內部間隔物142限定。第一納米線120的端部可以與外部間隔物141和內部間隔物142接觸。

參考圖5，通孔140h可包括在第二方向Y上彼此面對的第一側面140h-1和在第三方向Z上彼此面對的第二側面140h-2。通孔140h的第二側面140h-2可連接通孔140h的彼此面對的第一側面140h-1。

在根據實施方式的半導體器件中，通孔140h的至少一個第二側面140h-2可以由內部間隔物142限定。然而，通孔140h的第一側面140h-1可以由外 部間隔物141限定。

例如，通孔140h可包括由外部間隔物141限定的三個側面140h-1、140h-2和由內部間隔物142限定的一個側面140h-2。

此處，通孔140h的第一側面140h-1可以由外部間隔物141限定。此外，通孔140h的一個第二側面140h-2可以由外部間隔物141限定，但是通孔140h的另一個第二側面140h-2可以由內部間隔物142限定。

外部間隔物141和內部間隔物142可包括彼此不同的材料。當包括在外部間隔物141中的材料具有第一介電常數並且包括在內部間隔物142中的材料具有第二介電常數時，第一介電常數和第二介電常數可以彼此不同。

包括在外部間隔物141中的材料可具有比包括在內部間隔物142中的材料的第二介電常數大的第一介電常數。通過使得第二介電常數低於第一介電常數，能夠減小柵電極130和源/漏極150之間的邊緣電容。

例如，外部間隔物141可包括以下中的至少一個：氮化矽(SiN)、氮氧化矽(SiON)、氧化矽(SiO2)、氧碳氮化矽(SiOCN)和其組合。例如，內部間隔物142可包括以下中的至少一個：低k介電材料、氮化矽(SiN)、氮氧化矽(SiON)、氧化矽(SiO2)、氧碳氮化矽(SiOCN)和其組合。低k介電材料可以是具有比氧化矽低的介電常數的材料。

柵間隔物140可包括第一區140a和第二區140b。柵間隔物的第二區140b可以相對於柵間隔物的在中間處的第一區140a設置在第二方向Y上的兩側上。

柵間隔物的第一區140a可以是第一納米線120從其穿過的區域。柵間隔物的第二區140b可以是第一納米線120不需要從其穿過的區域。例如，柵間隔物140的通孔140h可以包括在柵間隔物的第一區140a中。

柵間隔物的第二區140b可僅包括外部間隔物141。同時，柵間隔物的第一區140a可包括鰭型圖案110的外部間隔物141和內部間隔物142。柵間隔物的第一區140a可包括上部140a-1和下部140a-2。

例如，柵間隔物的第一區140a的上部140a-1可包括部分的外部間隔物141，柵間隔物的第一區140a的下部140a-2可包括內部間隔物142。例如，柵間隔物的第一區的下部140a-2可僅包括內部間隔物142。

從基板100的上表面到柵間隔物的第一區140a的上部140a-1的高度大於從基板100的上表面到柵間隔物的第一區140a的下部140a-2的高度。

通孔140h的至少一個第二側面140h-2可以由柵間隔物的第二區的下部140a-2(即，內部間隔物142)限定。然而，通孔140h的第一側面140h-1可以由柵間隔物的第一區的上部140a-1(即，外部間隔物141)限定。

柵間隔物的第一區的下部140a-2可以與柵間隔物的第二區140b直接接觸。此外，柵間隔物的第二區140b和柵間隔物的第一區的上部140a-1被包括在外部間隔物141中。因此，柵間隔物的第二區140b和柵間隔物的第一區的上部140a-1可以是整體結構。

第一納米線120的最上面部分可以例如在柵間隔物140與第一納米線120之間的交疊部處與外部間隔物141接觸。換句話說，第一納米線120的最上面部分可以與柵間隔物的第一區的上部140a-1接觸。

因此，在柵間隔物的第一區140a處，第一納米線120的最下面部分可以與柵間隔物的第一區的下部140a-2接觸，第一納米線120的最上面部分可以與柵間隔物的第一區的上部140a-1接觸。

例如，在柵間隔物的第一區140a處，第一納米線120的最下面部分可以與內部間隔物142接觸，第一納米線120的最上面部分可以與外部間隔物141接觸。

柵絕緣層147可以形成在第一納米線120和柵電極130之間。此外，柵絕緣層147可以形成在場絕緣層105和柵電極130之間、在鰭型圖案110和柵電極130之間、以及在柵間隔物140和柵電極130之間。

例如，柵絕緣層147可包括中間層146和高k絕緣層145，但是不限於此。例如，根據第一納米線120的材料，柵絕緣層147的中間層146可以被省略。

由於中間層146可以形成在第一納米線120的外圍上，所以中間層146可以形成在第一納米線120和柵電極130之間以及在鰭型圖案110和柵電極130之間。同時，高k絕緣層145可以形成在第一納米線120和柵電極130之間、在鰭型圖案110和柵電極130之間、在場絕緣層105和柵電極130之間、以及在柵間隔物140和柵電極130之間。

柵絕緣層147可以沿著第一納米線120的外圍形成。柵電極147可以沿著場絕緣層105的上表面和鰭型圖案110的上表面形成。另外，柵絕緣層147可以沿著柵間隔物140的側壁形成。例如，柵絕緣層147可以沿著外部間隔物141的側壁和內部間隔物142的側壁形成。

當第一納米線120包括矽時，中間層146可包括氧化矽層。此時，中間層146可以形成在第一納米線120的外圍和鰭型圖案110的上表面上，但是不需要沿著柵間隔物140的側壁形成。

高k絕緣層145可包括具有比氧化矽層高的介電常數的高k介電材料。例如，高k介電材料可包括以下中的至少一個：鉿氧化物、鉿矽氧化物、鑭氧化物、鑭鋁氧化物、鋯氧化物、鋯矽氧化物、鉭氧化物、鈦氧化物、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、釔氧化物、鋁氧化物、鉛鈧鉭氧化物、和鈮鋅酸鉛，但是本發明構思不限於此。

如上所述，當中間層146被省略時，高k絕緣層145可不僅包括高k介電材料而且包括氧化矽層、氮氧化矽層或氮化矽層。

參考圖1和2，第一納米線120可以在第一方向X上突出超過形成在柵電極130的側壁上的柵絕緣層147(即，高k絕緣層145)。如所述，第一納米線120的突出端可經由通孔140h穿過柵間隔物140。

源/漏極150可以形成在柵電極130的兩側上。源/漏極150可以形成在鰭型圖案110上。源/漏極150可包括形成在鰭型圖案110的上表面上的外延層。

源/漏極150的外周可採用各種形狀。例如，源/漏極150的外周可以是菱形、圓形、矩形和八邊形形狀中的至少一個。圖1示出菱形(或五邊形或六邊形形狀)，用於示例。

源/漏極150可以與用作溝道區的第一納米線120直接連接。例如，源/漏極150可以與穿過柵間隔物140的通孔140h的第一納米線120直接連接。

然而，源/漏極150不需要與柵絕緣層147直接接觸。柵間隔物140可以位於源/漏極150和柵絕緣層147之間。例如，內部間隔物142的一個側壁可以與柵絕緣層147接觸，而內部間隔物142的另一個側壁可以與源/漏極150接觸，在這樣的情況下，源/漏極150和柵絕緣層147不需要在第一納米線120和基板100之間彼此接觸。此外，由於外部間隔物141與第一納米線120的最上面部分接觸，所以源/漏極150和柵絕緣層147在第一納米線120之上不需要彼此接觸。

層間絕緣層180可以形成在源/漏極150上。層間絕緣層180可包括低k介電材料、氧化物、氮化物和氮氧化物中至少一個。例如，低k介電材料可包括可流動氧化物(FOX)、Tonen矽氮烷(Tonen Silazen，TOSZ)、未摻雜 的石英玻璃(USG)、硼矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、等離子體增強正矽酸乙酯(PETEOS)、氟矽酸鹽玻璃(fluoride silicate glass，FSG)、高密度等離子體(HDP)氧化物、等離子體增強氧化物(PEOX)、可流動CVD(FCVD)氧化物、或其組合。

接觸190可以形成在層間絕緣層180和源/漏極150中。接觸190可穿過層間絕緣層180。接觸190可以形成在源/漏極150中。例如，接觸190的側表面可以與層間絕緣層180和源/漏極150接觸，接觸190的下表面可以與源/漏極150接觸。

接觸190的下表面可以低於第一納米線120的下表面。將接觸190的下表面形成得低於第一納米線120的下表面可以提高半導體器件1的性能，因為這縮短了在第一納米線120和接觸190之間形成的電路徑。

接觸190可包括導電材料。例如，接觸190可包括多晶矽、金屬矽化物化合物、導電金屬氮化物和金屬中的至少一個，但是不限於此。

根據實施方式的半導體器件1具有在源/漏極150和基板100之間的界面處的氧化物區115。因此，通過氧化物區115的存在，基板100和源/漏極150彼此絕緣。源/漏極150可以形成在柵電極130的兩側上並通過第一納米線120連接到彼此。然而，源/漏極150可通過基板100的上表面額外形成寄生平面電晶體。因此，寄生平面電晶體結構會被增加到初始電晶體結構，這將導致半導體器件具有與期望的電晶體性能不同的性能。根據實施方式的半導體器件1可以通過在基板100上形成氧化物區115來防止形成寄生平面電晶體結構的可能性，該氧化物區115將使得源/漏極150與基板100電隔離。

在下文，將參考圖1和圖6至8說明根據另一個實施方式的半導體器件。為了便於解釋，下文將主要說明上文參考圖1至5沒有說明的差異。

圖6至8是提供來說明根據示範實施方式的半導體器件的視圖。

作為參考，圖6是沿圖1的線A-A獲得的截面圖。圖7是沿圖1的線C-C獲得的截面圖。圖8僅示出圖7的柵間隔物。

參考圖6至8，在根據另一實施方式的半導體器件2中，柵間隔物的第一區的下部140a-2可包括在第三方向Z上間隔開的多個絕緣圖案。

因此，第一納米線120的最上面部分和第一納米線120的最下面部分可以與柵間隔物的第一區的下部140a-2接觸。

第一納米線120的最上面部分和第一納米線120的最下面部分可以與內 部間隔物142接觸。在柵間隔物的第一區140a中，內部間隔物142的材料具有比外部間隔物141低的介電常數，該內部間隔物142設置在第一納米線120的上面和下面。

例如，通孔140h可包括由外部間隔物141限定的兩個側面140h-1和由內部間隔物142限定的兩個側面140h-2。

通孔140h的在第二方向Y上彼此面對的第一側面140h-1可以由外部間隔物141限定，通孔140h的在第三方向Z上彼此面對的第二側面140h-2可以由內部間隔物142限定。

在下文，將參考圖1和圖9至11說明根據示範實施方式的半導體器件。為了便於解釋，下文將主要說明上文參考圖1至5沒有說明的差異。

圖9至11是根據示範實施方式的半導體器件的截面圖。

圖9為沿圖1的線A-A獲得的截面圖。圖10為沿圖1的線B-B獲得的截面圖。圖11是沿圖1的線C-C獲得的截面圖。

參考圖9至11，根據示範實施方式的半導體器件3可包括第二納米線125。

第二納米線125可以形成在基板100上，同時與基板100間隔開。第二納米線125可在第一方向X上延伸。

第二納米線125可以比第一納米線120與基板100間隔得更遠。例如，從鰭型圖案110的上表面到第二納米線125的高度大於從鰭型圖案110的上表面到第一納米線120的高度。

第二納米線125可以與鰭型圖案110交疊。第二納米線125可以形成在鰭型圖案110上，而不是形成在場絕緣層105上。

第二納米線125可以用作電晶體的溝道區。因此，第二納米線125可包括與第一納米線120相同的材料。

柵電極130可以形成為圍繞第一納米線125的外圍。柵電極130可以形成在限定在第一納米線120和第二納米線125之間的空間中。

柵間隔物140可以設置在第一納米線120的兩端上以及在第二納米線125的兩端上。每個柵間隔物140可包括多個通孔140h。

第二納米線125可穿過柵間隔物140。第二納米線125可穿過多個通孔140h中的一個。第二納米線125的端部的外圍可以與柵間隔物140完全接觸。

類似於第一納米線120，當被柵電極130圍繞的第二納米線125的拐角 通過諸如修整的工藝而圓化時，第二納米線125的與柵間隔物140接觸的端部可具有與被柵電極130圍繞的第二納米線125的截面不同的截面。

第二納米線125可以與第一納米線120對準。第二納米線125可以在第三方向Z上與第一納米線120交疊。第一和第二納米線120、125可具有彼此相等的長度。然而，示範實施方式不限於上文給出的示例。

內部間隔物142可以設置在鰭型圖案110的上表面和第一納米線120之間以及在第一納米線120和第二納米線125之間。例如，內部間隔物142可包括在第三方向Z上彼此間隔開的多個絕緣圖案。

參考圖9，第二納米線125的最上面的表面可以與外部間隔物141接觸，第二納米線125的最下面的表面可以與內部間隔物142接觸，雖然示範實施方式不限於此。例如，第二納米線125的最上面的表面和第二納米線125的最下面的表面可以如圖6所示地分別與內部間隔物142接觸。

柵絕緣層147可以形成在第二納米線125和柵電極130之間。柵絕緣層147可以沿著第二納米線125的外圍形成。

源/漏極150可以與用作溝道區的第二納米線125直接連接。例如，源/漏極150可以與穿過柵間隔物140的通孔140h的第一納米線120和第二納米線125直接連接。

接觸190可以距離第一納米線120第一距離G1和距離第二納米線125第二距離G2。接觸190可以在第一方向X上與第一納米線120和第二納米線125交疊。例如，接觸190的下表面可以形成為低於第一納米線120的下表面和第二納米線125的下表面。因此，在接觸190和第一納米線120之間的電路徑以及在接觸190和第二納米線125之間的電路徑可以分別縮短到第一距離G1和第二距離G2。第一距離G1和第二距離G2可以是相同的，但是本發明構思不限於此。

在下文，將參考1至12說明根據示範實施方式的半導體器件4。為了便於解釋，下文將主要說明上文參考圖1至5沒有說明的差異。

圖12是根據示範實施方式的半導體器件的截面圖。圖12為沿圖1的線A-A獲得的截面圖。

參考圖12，氧化物區115-1可以與柵電極130交疊。然而，氧化物區115-1不需要與部分的柵電極130交疊。例如，氧化物區115-1可以僅與部分的柵電極130交疊。氧化物區115-1可以形成在柵電極130的兩側上並且彼此隔 離。氧化物區115-1可以與部分的柵電極130、柵間隔物140和部分的源/漏極150交疊。

例如，考慮到氧化物區115-1被提供為防止在位於柵電極130兩側的兩個源/漏極150之間形成寄生平面電晶體，其與柵間隔物140和柵電極130交疊是可能的。例如，當氧化物區115-1在第一方向X上延伸以與柵電極130交疊時，這可以防止形成寄生平面電晶體，並因此半導體器件可變得更可靠。

氧化物區115-1可以僅與部分的源/漏極150交疊，而不是與源/漏極150完全地交疊。由於氧化物區115-1在源/漏極150之間絕緣，所以至少在源/漏極150鄰近柵電極130處形成的氧化物區115-1的存在可以提供足夠的寄生平面電晶體防止作用。本發明構思不限於此。例如，氧化物區115-1可以與源/漏極150完全交疊。

在下文，將參考1至13說明根據示範實施方式的半導體器件5。為了便於解釋，下文將主要說明上文參考圖1至5沒有說明的差異。

圖13是根據示範實施方式的半導體器件的截面圖。圖13為沿圖1的線A-A獲得的截面圖。

參考圖13，接觸190-1可以完全地穿過層間絕緣層180和源/漏極150以與氧化物區115接觸。接觸190-1的下表面可以與形成在基板100的上表面上的氧化物區115直接接觸。接觸190-1的下表面可以通過氧化物區115與基板100絕緣。由於氧化物區115可以在形成接觸190-1的工藝中用作蝕刻停止層，所以根據實施方式的器件可以提高工藝效率。

為了形成接觸190-1，接觸孔190-H可以通過利用蝕刻工藝形成。這樣做時，氧化物區115可以用作蝕刻停止層以防止發生鰭型圖案110的進一步蝕刻。

在下文，將參考圖14和15說明根據示範實施方式的半導體器件。為了便於解釋，下文將主要說明上文參考圖1至5沒有說明的差異。

圖14是根據示範實施方式的半導體器件的透視圖，圖15是沿圖14的線A-A獲得的截面圖。

參考圖14和15，根據又一實施方式的半導體器件6可以另外包括第二柵電極130、第二柵間隔物240、第二柵絕緣層247和第三納米線220。

第三納米線220可以形成在基板100上並與基板100間隔開。第三納米線220可在第一方向X上延伸。

例如，第三納米線220可以形成在鰭型圖案110上並與鰭型圖案110間隔開。第三納米線220可以與鰭型圖案110交疊。第三納米線220可以形成在鰭型圖案110上，而不是形成在場絕緣層105上。

第三納米線220可以在第一方向X上與第一納米線120交疊。例如，第三納米線220可以是從第一納米線120的延伸部，其可以通過分離工藝與第一納米線120間隔開。

此外，第三納米線220可包括與鰭型圖案110相同的材料，或包括不同於鰭型圖案110的材料。然而，為了便於解釋，假定半導體器件的第三納米線220可以包括矽。

第二柵電極230可以形成在場絕緣層105和鰭型圖案110上。第二柵電極230可以在第二方向Y上延伸。

第二柵電極230可以形成為圍繞與鰭型圖案110的上表面間隔開的第三納米線220的外圍。第二柵電極230可以形成在限定在第三納米線220和鰭型圖案110之間的空間中。

第二柵電極230可以包括導電材料。如示出的，第二柵電極230可以是單層，但是不限於此。例如，第二柵電極230可包括調節功函數的功函數導電層和填充由用於功函數調節的功函數導電層形成的空間的填充導電層。

例如，第二柵電極230可包括以下中的至少一個：TiN、WN、TaN、Ru、TiC、TaC、Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaCN、TaSiN、Mn、Zr、W和Al。替換地，每個第二柵電極230可由非金屬元素諸如Si或SiGe形成。例如，如上所述的第二柵電極230可以通過替換工藝形成，但是不限於此。

第二柵間隔物240可以形成在沿第二方向Y延伸的第二柵電極230的兩個側壁上。第二柵間隔物240可以形成在第三納米線220的彼此面對的兩側上。

第三納米線220可以僅穿過兩個第二柵間隔物240中的一個。然而，示範實施方式不限於上文提供的示例。因此，類似於第一納米線120，第三納米線220可以穿過兩個第二柵間隔物240。僅為了便於說明，在此假定第三納米線220可以僅穿過第二柵間隔物240中的一個。第三納米線220具有兩個端部，在該兩個端部當中僅例如鄰近於第一納米線120的端部可以穿過第二柵間隔物240。被穿過的第二柵間隔物240是兩個第二柵間隔物240中鄰近於第一納米線120的一個第二柵間隔物240。

第二柵間隔物240中鄰近於第一納米線120的一個第二柵間隔物240可以包括第二外部間隔物241和第二內部間隔物242。第二外部間隔物241可以與第二內部間隔物242直接接觸。第二內部間隔物242可以設置在鰭型圖案110的上表面與第三納米線220之間並且與鰭型圖案110的上表面表面接觸。在YZ截面上，第二內部間隔物242可以被第三納米線220和第二外部間隔物241圍繞。

第二外部間隔物241和第二內部間隔物242可以包括彼此不同的材料。當包括在第二外部間隔物141中的材料具有第一介電常數並且包括在第二內部間隔物242中的材料具有第二介電常數時，第一介電常數和第二介電常數可以彼此不同。

在根據實施方式的半導體器件中，包括在第二外部間隔物241中的材料可具有第一介電常數，該第一介電常數大於包括在第二內部間隔物242中的材料的第二介電常數。

例如，第二外部間隔物241可包括以下中的至少一個：氮化矽(SiN)、氮氧化矽(SiON)、氧化矽(SiO2)、氧碳氮化矽(SiOCN)和其組合。例如，第二內部間隔物242可包括以下中的至少一個：低k介電材料、氮化矽(SiN)、氮氧化矽(SiON)、氧化矽(SiO2)、氧碳氮化矽(SiOCN)和其組合。低k介電材料可以是具有比氧化矽低的介電常數的材料。

第二柵間隔物240中鄰近於第一納米線120的一個第二柵間隔物240不需要被第三納米線220穿過，並可以包括第二外部間隔物241，而不包括第二內部間隔物242。

第二柵絕緣層247可以形成在第三納米線220和第二柵電極230之間。此外，第二柵絕緣層247可以形成在場絕緣層105和第二柵電極230之間、在鰭型圖案110和第二柵電極230之間、以及在第二柵間隔物240和第二柵電極230之間。

例如，第二柵絕緣層247可以包括第二中間層246和第二高k絕緣層245，但是不限於此。例如，第二柵絕緣層247的第二中間層246可以根據第三納米線220的材料而被省略。

由於第二中間層246可以形成在第三納米線220的外圍上，所以第二中間層146可以形成在第三納米線220和第二柵電極230之間以及在鰭型圖案110和第二柵電極230之間。同時，第二高k絕緣層245可以形成在第三納 米線220和第二柵電極230之間、在鰭型圖案110和第二柵電極230之間、在場絕緣層105和第二柵電極230之間、以及在第二柵間隔物240和第二柵電極230之間。

第二柵絕緣層247可以沿著第三納米線220的外圍形成。第二柵絕緣層247可以沿著場絕緣層105的上表面以及鰭型圖案110的上表面形成。另外，第二柵絕緣層247可以沿著第二柵間隔物240的側壁形成。例如，第二柵絕緣層247可以沿著第二外部間隔物241的側壁和第二內部間隔物242的側壁形成。

當第三納米線220包括矽時，第二中間層246可以包括氧化矽層。此時，第二中間層246可以形成在第三納米線220的外圍和鰭型圖案110的上表面上，但是不需要沿著第二柵間隔物240的側壁形成。

第二高k絕緣層245可包括具有比氧化矽層高的介電常數的高k介電材料。例如，高k介電材料可包括以下中的一個或多個：鉿氧化物、鉿矽氧化物、鑭氧化物、鑭鋁氧化物、鋯氧化物、鋯矽氧化物、鉭氧化物、鈦氧化物、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、釔氧化物、鋁氧化物、鉛鈧鉭氧化物、和鈮鋅酸鉛，但是不限於此。

如上所述，當第二中間層246被省略時，第二高k絕緣層245可不僅包括高k介電材料而且包括氧化矽層、氮氧化矽層或氮化矽層。

在下文，將參考圖16至33說明根據實施方式的用於製造半導體器件的方法。基於圖16至33製造的半導體器件對應於上文參考圖13描述的半導體器件5。

圖16至33為示出根據示範實施方式的半導體器件的製造方法的視圖。圖30是沿圖29的線E-E獲得的截面圖，圖31是沿圖29的線F-F獲得的截面圖。

參考圖16，第一犧牲層2001、有源層2002和第二犧牲層2003順序地形成在基板100上。

第一犧牲層2001和第二犧牲層2003可以包括相同的材料，第一犧牲層2001和有源層2002可以包括不同的材料。在說明根據實施方式的用於製造半導體器件的方法時，假定第一犧牲層2001和第二犧牲層2003包括相同的材料。此外，有源層2002可以包括相對於第一犧牲層2001具有蝕刻選擇性的材料。

例如，基板100和有源層2002可以包括將被用作電晶體的溝道區的材料。例如，在PMOS情況下，有源層2002可以包括具有高空穴遷移率的材料，而在NMOS情況下，有源層2002可以包括具有高電子遷移率的材料。

第一犧牲層2001和第二犧牲層2003可以包括具有與有源層2002相似的晶格常數和晶格結構的材料。例如，第一犧牲層2001和第二犧牲層2003可以是半導體材料或結晶的金屬材料。

在說明根據實施方式的用於製造半導體器件的方法時，假定有源層2002包括矽，第一犧牲層2001和第二犧牲層2003的每個包括矽鍺。

圖16僅示出一個有源層2002，但是這只是出於說明的目的，並且示範實施方式不限於此。因此，可以具有交替形成的多個成對的第一犧牲層2001和有源層2002，並且第二犧牲層2003形成在最上面的有源層2002上。

此外，雖然圖16示出了位於堆疊層結構的最上面部分上的第二犧牲層2003，但是示範實施方式不限於此。因此，有源層2002可以在堆疊層結構的最上面部分上。

然後，第一掩模圖案2103形成在第二犧牲層2003上。第一掩模圖案2103可以在第一方向X上伸長。

例如，第一掩模圖案2103可以由包含氧化矽、氮化矽和氮氧化矽中至少一個的材料形成。

參考圖17，以第一掩模圖案2103作為掩模而執行蝕刻工藝，由此形成鰭型結構110P。

鰭型結構110P可以通過圖案化部分的第二犧牲層2003、有源層2002、第一犧牲層2001和基板100而形成。

鰭型結構110P可以形成在基板100上並從基板100突出。鰭型結構110P可以在第一方向X上延伸，如同第一掩模圖案2103的情況一樣。

在鰭型結構110P中，鰭型圖案110、第一犧牲圖案121、納米線前體(pre-nanowire)122和第二犧牲圖案123順序地層疊在基板100上。

參考圖18，覆蓋鰭型結構110P的至少部分側壁的場絕緣層105可以形成在基板100上。

例如，覆蓋鰭型結構110P的場絕緣層105形成在基板100上。由於場絕緣層105的平坦化工藝，鰭型結構110P的上表面和場絕緣層105的上表面可以處於相同的平面。

第一掩模圖案2103可以在平坦化工藝中被去除，但是不限於此。

然後場絕緣層105的上部被凹進，由此暴露出部分的鰭型結構110P。凹進工藝可以包括蝕刻工藝。例如，鰭型結構110P可以形成為在場絕緣層105上突出。

參考圖18，第二犧牲圖案123、納米線前體122和第一犧牲圖案121可以在場絕緣層105的上表面上突出，鰭型圖案110的側壁可以被場絕緣層105完全地圍繞，但是示範實施方式不限於此。例如，鰭型圖案110的側壁的一部分可以通過場絕緣層105的上部的凹進工藝而在場絕緣層105的上表面上突出。

在導致鰭型結構110P的所述部分突出到場絕緣層105的上表面以外的該凹進工藝之前和/或之後，納米線前體122可以被摻雜以調節將要形成的電晶體的閾值電壓。當半導體器件1-6是NMOS電晶體時，雜質可以是硼(B)。當半導體器件1-6是PMOS電晶體時，雜質可以是磷(P)或砷(As)，但是不限於此。

參考圖19，通過利用第二掩模圖案2104執行蝕刻工藝，可以形成虛設柵極圖案135，其在第二方向Y上延伸跨過鰭型結構110P。虛設柵極圖案135可以形成在鰭型結構110P上。

虛設柵極圖案135可以包括虛設柵絕緣層136和虛設柵電極137。例如，虛設柵極絕緣層136可以包括氧化矽層，虛設柵電極137可以包括多晶矽或非晶矽。

參考圖20，外部間隔物141可以形成在虛設柵極圖案135的側壁上。例如，外部間隔物141可以形成在虛設柵絕緣層136的側壁和虛設柵電極137的側壁上。

例如，第一間隔物層形成在場絕緣層105上，覆蓋虛設柵極圖案135和鰭型結構110P。然後，第一間隔物層被回蝕刻，從而在虛設柵極圖案135的側壁上保留外部間隔物141。

參考圖21，利用蝕刻工藝去除不與虛設柵電極137和外部間隔物141交疊的鰭型結構110P。在蝕刻工藝中，包括虛設柵電極137的虛設柵極圖案135可以用作蝕刻掩模。通過這樣做，凹陷150r可以形成在鰭型結構110P內。凹陷150r的底表面可以是鰭型圖案110。

形成外部間隔物141和形成凹陷150r可以同時進行，雖然示範實施方 式不限於此。例如，凹陷150r可以在形成外部間隔物141之後通過去除部分的鰭型結構110P而形成。

雖然凹陷150r形成在鰭型結構110P中，但是可以去除沒有與虛設柵電極137和外部間隔物141交疊的第一犧牲圖案121和第二犧牲圖案123。此外，當凹陷150r形成在鰭型結構110P中時，隨著不與虛設柵電極137和外部間隔物141交疊的納米線前體122被去除，可以形成第一納米線120。

通過凹陷150r的存在，第一犧牲圖案121的截面、第二犧牲圖案的截面以及第一納米線120的截面可以被暴露。

參考圖22，氧化防止層143可以形成在外部間隔物141的側壁上。氧化防止層143可以再次覆蓋第一犧牲圖案121、第二犧牲圖案123和第一納米線120的暴露的截面。

例如，氧化防止層143可以是碳聚合物或其他絕緣材料。在氧化工藝之後，氧化防止層143可以在後面的階段被去除。為了能夠利用灰化或溼蝕刻進行去除，可以包括可以利用灰化或溼蝕刻被處理的材料。如果氧化防止層143包括另一絕緣材料，則氧化防止層143可具有相對於柵間隔物140的蝕刻選擇性，並可以通過利用該蝕刻選擇性的溼蝕刻工藝被去除。

例如，氧化防止層前體(pre-oxidation preventing layer)形成在場絕緣層105上，覆蓋虛設柵極圖案135、鰭型結構110P和外部間隔物141。隨著氧化防止層前體被回蝕刻，氧化防止層143可以形成在外部間隔物141的側壁上。

形成氧化防止層143可以根據隨後的氧化工藝的類型而被省略。例如，對於具有方向性的氧化工藝，可以進行該氧化工藝而不必要求形成氧化防止層143。

參考圖23，氧化工藝114可以在通過凹陷150r被暴露出的鰭型圖案100上進行。氧化工藝可以包括等離子體氧化工藝或氧離子注入工藝。在氧化工藝114中，鰭型圖案110的上部可以被氧化，變為氧化物區115。因此，鰭型圖案110可以包括氧化物區115，作為鰭型圖案110的一部分。在此情況下，氧化物區115可以位於鰭型圖案110的上部中。

等離子體氧化工藝通過在第三方向Z上施加O2等離子體而氧化。在提供到基板100的高偏壓下，僅鰭型圖案110的上部可以被氧化。在示範實施方式中，用於形成氧化防止層143的上述工藝可以被省略。

氧離子注入通過利用離子注入設備註入氧離子到鰭型圖案110然後進行熱處理使鰭型圖案110的上部氧化。氧離子注入可以允許在豎直方向上的離子注入。在示範實施方式中，用於形成圖22的氧化防止層143的工藝可以被省略。

參考圖24，氧化物區115可以通過氧化工藝114形成。氧化物區115可以形成在鰭型圖案110的上部中。例如，氧化物區115的厚度可以是大約10nm，但不限於此。氧化物區115的厚度可以根據氧化工藝114的特性而變化。在示範實施方式中，氧化物區115可具有沿著第一方向X逐漸增大然後減小的厚度。

參考圖25，通過凹陷150r被暴露並且與外部間隔物141交疊的至少部分的第一犧牲圖案121和至少部分的第二犧牲圖案123可以被去除以形成凹坑142r，該凹坑142r可以形成在外部間隔物141和第一納米線120之間。

第一納米線120可以從保留在凹坑142r中的第一犧牲圖案121和第二犧牲圖案123突出。

例如，凹坑142r可以通過使用選擇蝕刻工藝而形成。例如，凹坑142r可以使用具有第一犧牲圖案121和第二犧牲圖案123相對於第一納米線120的蝕刻選擇性的蝕刻劑通過蝕刻工藝形成。

參考圖26，內部間隔物142可以通過用絕緣材料填充凹坑142r來形成。

例如，可以形成第二間隔物層，填充凹坑142r。第二間隔物層可以是具有優良的間隙填充能力的材料。第二間隔物層也可以形成在場絕緣層105、外部間隔物141的側壁以及虛設柵極圖案135上。

然後，蝕刻工藝可以被執行以去除第二間隔物層，直到沒有與虛設柵極圖案135和外部間隔物141交疊的鰭型圖案110的上表面被暴露。結果，可以形成內部間隔物142。

此時，內部間隔物142的厚度可以被控制以使第一納米線120從內部間隔物142突出。例如，內部間隔物142的厚度可以等於外部間隔物141的厚度。然而，本發明構思不限於此。例如，內部間隔物142的厚度可以不同於外部間隔物141的厚度。

因此，可以形成包括外部間隔物141和內部間隔物142的柵間隔物140。

參考圖27，可以形成用於填充凹陷150r的源/漏極150。源/漏極150可以形成在虛設柵極圖案135的兩側上。

源/漏極150可以形成在氧化物區115和第一納米線120上，作為籽晶層。然而，本發明構思不限於此。例如，籽晶層另外形成在通過凹陷150r被暴露的第一納米線120的截面和氧化物區115上。

源/漏極150可以形成為覆蓋內部間隔物142。源/漏極150可以與內部間隔物142接觸。

源/漏極150可以通過外延工藝形成。根據示範實施方式的半導體器件是n型電晶體還是p型電晶體，可以改變在源/漏極150的外延層中摻雜的雜質。在示範實施方式中，雜質可以在外延工藝期間被原位摻雜。

參考圖28，層間絕緣層180可以形成在場絕緣層105上，覆蓋源/漏極150、柵間隔物140、虛設柵極圖案135等。

層間絕緣層180可包括低k介電材料、氧化物、氮化物和氮氧化物中至少一個。例如，低k介電材料可以是可流動氧化物(FOX)、Tonen矽氮烷(TOSZ)、未摻雜的石英玻璃(USG)、硼矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、等離子體增強正矽酸乙酯(PETEOS)、氟矽酸鹽玻璃(FSG)、高密度等離子體(HDP)氧化物、等離子體增強氧化物(PEOX)、可流動CVD(FCVD)氧化物、或其組合。

然後，層間絕緣層180被平坦化直到虛設柵電極137的上表面被暴露。結果，第二掩模圖案2104被去除，暴露出虛設柵電極137的上表面。

參考圖29至31，能夠去除虛設柵極圖案135，即，去除虛設柵絕緣層136和虛設柵電極137。

由於去除了虛設柵絕緣層136和虛設柵電極137，與虛設柵極圖案135交疊的場絕緣層105和鰭型結構110P可以被暴露。例如，與虛設柵極圖案135交疊的第一犧牲圖案121、第二犧牲圖案123和第一納米線120現在可以被暴露。

參考圖32和33，第一犧牲圖案121和第二犧牲圖案123可以從鰭型結構110P被去除，第一納米線120可以保留在鰭型結構110P中。

結果，在第一納米線120和鰭型圖案100之間可以形成空間，第一納米線120可以形成在鰭型圖案110上方。

去除在第一納米線120上方和下方的第一犧牲圖案121和第二犧牲圖案123可以通過例如蝕刻工藝來執行。例如，可以利用第一犧牲圖案121和第二犧牲圖案123相對於第一納米線120的蝕刻選擇性。

另外，除去第一犧牲圖案121和第二犧牲圖案123可以允許柵間隔物140的內部間隔物142被暴露。

再參考圖13，中間層146可以形成在第一納米線120的外圍以及鰭型圖案110的上表面上。

然後高k絕緣層145可以形成在柵間隔物140的側壁上，即，在外部間隔物141和內部間隔物142的側壁上以及沿著第一納米線120的外圍。高k絕緣層145可以與內部間隔物142接觸。因此，可以形成包括中間層146和高k絕緣層145的柵絕緣層147。

然後，可以形成柵電極130，圍繞第一納米線120並在第二方向Y上延伸。柵電極130可以是替換金屬柵電極。

然後，可以形成接觸190-1，穿過層間絕緣層180和源/漏極150。在形成接觸190-1時，氧化物區115可以用作蝕刻停止層。例如，源/漏極150可以被蝕刻直到暴露氧化物區115。

圖34是包括根據幾個實施方式的半導體器件的電子系統的框圖。

參考圖34，根據示範實施方式的電子系統1100可以包括控制器1110、輸入/輸出(I/O)器件1120、存儲器件1130、接口1140和總線1150。控制器1110、I/O器件1120、存儲器件1130和/或接口1140可經由總線1150彼此聯接。總線1150對應於數據通過其傳送的路徑。

控制器1110可以包括以下中的至少一個：微處理器、數位訊號處理器、微控制器、和能夠執行與上述的那些相似的功能的邏輯器件。I/O器件1120可包括鍵區、鍵盤或顯示器件。存儲器件1130可以存儲數據和/或命令。接口1140可以執行傳輸數據到通信網絡或從通信網絡接收數據的功能。接口1140可以是有線的或無線的。例如，接口1140可包括天線或有線/無線收發器。雖然未示出，電子系統1100可另外包括配置為提高控制器1110的操作的操作存儲器，諸如高速動態隨機存取存儲器(DRAM)和/或靜態隨機存取存儲器(SRAM)。根據示範實施方式，根據示範實施方式製造的半導體器件可以被提供在存儲器件1130內，或被提供作為控制器1110或I/O器件1120的一部分。

電子系統1100可應用到個人數字助理(PDA)可攜式計算機、上網平板、無線電話、行動電話、數位音樂播放器、存儲卡或者能夠在無線環境下傳輸和/或接收數據的幾乎所有電子產品。

圖35和36示出包括根據示範實施方式的半導體器件的示範性半導體系統。圖35示出平板PC，圖36示出膝上型計算機。根據示範實施方式的半導體器件可以用於平板PC或膝上型計算機中。根據示範實施方式的半導體器件可以應用到在此未示出的集成電路器件。

雖然已經參考本發明構思的示範實施方式顯示和描述了本發明構思，然而對於本領域的普通技術人員而言明顯的是，在不脫離由權利要求所界定的發明構思的精神和範圍的情況下，可以對其作出形式和細節上的不同變化。