半導體器件和半導體存儲器件的檢測方法
2023-04-24 20:25:51 3
專利名稱：半導體器件和半導體存儲器件的檢測方法
技術領域：
本發明一般涉及具有進行布線電容、柵極電容、結電容等各種電容的測定功能的半導體器件，特別是涉及具有採用CBCM(基於電荷的電容測量)法作為電容測定方法的CBCM用電路的半導體器件。
背景技術：
(CBCM法的原理)圖33是展示採用已有的CBCM法的半導體器件中的CBCM用電路結構的電路圖。如該圖所示，PMOS電晶體MP1和NMOS電晶體MN1串聯連接，PMOS電晶體MP2和NMOS電晶體MN2串聯連接。而且，PMOS電晶體MP1的源極連接在焊盤52，PMOS電晶體MP2的源極連接在焊盤54，NMOS電晶體MN1和MN2的源極共同連接在焊盤55。焊盤53和焊盤51分別連接在PMOS電晶體MP1和MP2的柵極和構成背柵極的阱區，焊盤56連接在NMOS電晶體MN1和MN2的柵極。
在焊盤51、52、53、54、55和56分別接受電位NW、基準電位Ref、PMOS柵極電位Gp、測試電位Tst、電位Gnd和NMOS柵極電位Gn。電位NW是PMOS電晶體MP1、MP2的阱區的電位設定用的電位，電位Gnd向NMOS電晶體MN1、MN2的有源區(未圖示)和源極提供電位。
PMOS電晶體MP1和MP2以及NMOS電晶體MN1和MN2是柵極長度、柵極寬度、柵極絕緣膜厚度分別相同的電晶體對。
在NMOS電晶體MN1的漏極(節點N1)與源極之間設置基準電容Cref(電容值＝Cm(偽電容))，在NMOS電晶體MN2的漏極(節點N2)與源極之間設置測試電容Ctst(電容值＝Cm+Ct(目標電容))。如圖33所示，CBCM用電路的目的是測定目標電容Ct。
圖34是展示圖33所示CBCM用電路工作的定時圖。以下，參照該圖說明利用已有的CBCM用電路測定電容值的工作。
如該圖所示，基準電位Ref、測試電位Tst、電位NW固定在電源電位Vdd，電位Gnd固定在接地電位Vss。提供PMOS柵極電位Gp及NMOS柵極電位Gn的輸入電壓波形，使得無論在什麼時間內，NMOS電晶體MN1、MN2和PMOS電晶體MP1、MP2中只有一方處於導通。因此，在同一時間，不產生從PMOS電晶體MP1流向NMOS電晶體MN1的貫通電流，或者不產生從PMOS電晶體MP2流向NMOS電晶體MN2的貫通電流。
如圖34所示，在時間t1～t2期間，PMOS電晶體MP1和MP2導通，從焊盤52和54提供電流I1、I2，由此使基準電容Cref和測試電容Ctst充電。此間，由於NMOS電晶體MN1和MN2全都處於截止狀態，所以與基準電容Cref、測試電容Ctst連接的節點N1、N2的電位達到電源電位Vdd。
在時間t2～t3期間，PMOS電晶體MP1、MP2和NMOS電晶體MN1、MN2全都截止。理想的情況是基準電容Cref和測試電容Ctst中充電的電荷被保持，所以節點N1、N2的電位維持在電源電位Vdd。
在時間t3～t4期間，由於只有NMOS電晶體MN1和MN2導通，所以基準電容Cref和測試電容Ctst中充電的電荷從焊盤56放電，節點N1、N2的電位達到接地電位Vss。
在時間t4～t5期間，全部MOS電晶體都處於截止狀態。理想的情況是基準電容Cref和測試電容Ctst維持放電結束時的電位即接地電位Vss。
通過以上的操作的一個周期T(t1～t5的時間內)，以後重複該操作。由測定裝置觀測的是電流I1、I2的時間平均值。此時，柵極輸入波形(Gp，Gn)的頻率如果為f(＝1/T)，則下式(1)成立。I2-I1=CtstVddT-CrefVddT]]>=(Cm+Ct-Cm)VddT=CtVddf......(1)]]>因此，目標電容值Ct由下式(2)給出。Ct=I2-I1Vddf------(2)]]>CBCM法的優點是，如式(1)所示可以抵消偽電容(寄生電容)Cm，獲得期望的目標電容Ct。
(CBCM法的誤差原因)CBCM法的誤差原因在於，1)測定裝置的精度，2)截止時的電晶體的洩漏成分，3)成對的電晶體的失配。以下詳細說明2)和3)。
2)圖35是電晶體的截止洩漏造成的電位變化的說明圖。圖35放大地展示了圖34所示的定時圖的一部分(Gp(實線)，Gn(虛線)，N1，N2)。
如該圖所示，在時間t3～t4，NMOS電晶體MN1、MN2導通，節點N1、N2的電位達到接地電位Vss之後，在t4～t5，PMOS電晶體MP1、MP2，NMOS電晶體MN1、MN2全都截止。
由於理想的情況下無截止洩漏電流，所以節點N1、N2的電位保持在接地電位Vss，但實際上存在截止洩漏電流。如果基準電容Cref和測試電容Ctst中保持的電荷量減少了在時間t4～t5期間由截止洩漏電流給與的電荷量，則如圖35所示，出現節點N1、N2的電位從接地電位Vss上升了等待時電位變化ΔVS2的現象。而且，等待時電位變化ΔVS1表示電位從電源電位Vdd下降了。
基準電容Cref和測試電容Ctst為0.01fF～1pF的數量級時，這種現象特別顯著。因此，在時間t5以後的充電時，不是由電源電位Vdd的電位差進行充電，而是因上升由Ve(＝Vdd-ΔVS2)的電位差進行充電。由於與節點N1、N2連接的電容值不同，所以該電位差Ve的值在節點N1、N2之間也不同。由於根據式(2)利用電源電位Vdd作為電位差Ve來計算目標電容Ct的估值，故該估值稍小於測定值。亦即，意味著截止洩漏引起的節點N1、N2的電位變化成為測定誤差的主要原因。
3)成對電晶體的失配意味著，即使是在各自掩模上有相同尺寸的電晶體，PMOS電晶體MP1、MP2之間、NMOS電晶體MN1、MN2之間，也因工藝偏差產生閾值電壓、漏極電流、柵極截止電流、柵極隧穿電流、結電容、柵極搭接電容等的變化。如式(2)所示，由於利用成對的電晶體的電流差，測定目標電容Ct，所以成對的電晶體的電特性的同一性成為決定測定精度的一個原因。
如圖35所示，NMOS電晶體MN1、MN2導通，基準電容Cref和測試電容Ctst中儲存的電荷被放電之後，PMOS電晶體MP1、MP2、NMOS電晶體MN1、MN2全部處於截止的等待狀態時，由於受柵極截止洩漏電流的影響，而使節點N1、N2的電位上升，所以存在目標電容Ct的測定精度下降的問題。
而且，為了高集成化，有減小電晶體的柵極長度和柵絕緣膜厚度的傾向。氧化矽膜或氧氮化矽膜形成的柵絕緣膜如果為2nm左右，在電子或空穴從源經過溝道到達漏的期間，觀察到柵絕緣膜被隧穿的柵隧穿現象。電晶體導通時，來自柵電壓和最初電位差大的源區的隧穿較多，截止時，來自漏區的隧穿較多。柵隧穿電流被觀測為柵極電流。如果存在柵隧穿電流，則與同樣的隧穿電流不存在的情形相比，導通時漏電流減少，截止時柵極截止電流增大。因此，即使減薄柵絕緣膜的厚度，也不能增加導通時的漏電流。在CBCM法中，如果使用柵絕緣膜厚度在2nm左右的電晶體，則由於柵截止洩漏大，所以出現與圖35相同的現象，存在目標電容Ct的測定精度降低的問題。
發明內容
為了解決上述問題，本發明的目的在於得到一種具有能夠以良好精度測定電容值的CBCM用電路的半導體器件。
本發明的第一方案的半導體器件，具有在半導體襯底中形成的絕緣柵型電晶體，用於構成CBCM(基於電荷的電容測量)用電路，其中，所述絕緣柵型電晶體包括在所述半導體襯底上選擇地形成的柵絕緣膜、在所述柵絕緣膜上形成的柵電極、夾持所述半導體襯底表面內的所述柵電極下的第一導電類型的主體區而形成的第二導電類型源·漏區；所述主體區，在所述源·漏區的附近區域，具有與非附近區域相同的雜質濃度。
本發明的第二方案，是根據第一方案的半導體器件，所述源·漏區包括雜質濃度為1018/cm3以下的源·漏區。
本發明的第三方案，是根據第一方案的半導體器件，所述源·漏區包括具有第一形成深度的第一部分源·漏區、和具有比所述第一形成深度更深的第二形成深度的第二部分源·漏區；所述第一和第二部分源·漏區，在與所述主體區之間形成第一和第二PN結，所述第二PN結的雜質濃度設定為低於所述第一PN結的雜質濃度。
本發明的第四方案的半導體器件，具有在半導體襯底中形成的絕緣柵型電晶體，用於構成CBCM用電路，其中，所述絕緣柵型電晶體包括在所述半導體襯底上形成的規定導電類型的底層；在所述底層上形成的第一導電類型的阱區；在所述阱區上選擇地形成的柵絕緣膜；在所述柵絕緣膜上形成的柵電極；以及在所述阱區的表面內，夾持所述柵電極下的阱區而形成的第二導電類型的源·漏區。
本發明的第五方案，是根據第一方案的半導體器件，還具有在所述半導體襯底中形成的第二絕緣柵型電晶體，用於構成邏輯電路，與第二絕緣柵型電晶體相比，所述絕緣柵型電晶體具有CBCM法確定的電容值測定精度高的電特性。
本發明的第六方案的半導體器件，具有在半導體襯底中形成的第一絕緣柵型電晶體和第二絕緣柵型電晶體，分別用於構成CBCM電路和邏輯電路，其中，與第二絕緣柵型電晶體相比，所述第一絕緣柵型電晶體具有CBCM法確定的電容值測定精度高的電特性。
本發明的第七方案，是根據第六方案的半導體器件，供給所述第一絕緣柵型電晶體的電源電位不同於所述第二絕緣柵型電晶體的。
本發明的第八方案，是根據第六方案的半導體器件，還具有構成半導體存儲器件的第三絕緣柵型電晶體，所述第一絕緣柵型電晶體的電晶體尺寸與所述第三絕緣柵型電晶體相同。
本發明的第九方案，是根據第六或者第八方案的半導體器件，還具有輸入輸出電路用的第四絕緣柵型電晶體，所述第一絕緣柵型電晶體的電晶體尺寸與所述第四絕緣柵型電晶體相同。
本發明的第十方案，是根據第六到第九方案之中任一項的半導體器件，與所述第二絕緣柵型電晶體相比，所述第一絕緣柵型電晶體的柵絕緣膜的膜厚度更厚。
本發明的第十一方案，是根據第九方案的半導體器件，與所述第四絕緣柵型電晶體相比，所述第一絕緣柵型電晶體的柵絕緣膜的膜厚度更厚。
本發明的第十二方案，是根據第六到第九方案之中任一項的半導體器件，與所述第二絕緣柵型電晶體相比，所述第一絕緣柵型電晶體的柵電極的柵極長度更長。
本發明的第十三方案的半導體器件，具有在半導體襯底中形成的、構成CBCM用電路的第一導電類型的第一絕緣柵型電晶體、第二導電類型的第二絕緣柵型電晶體和測試用電容，其中，所述第一絕緣柵型電晶體，一個電極側與第一電源連接，另一電極與所述測試用電容連接，充電期間處於導通狀態，由第一電源對所述測試用電容進行充電；所述第二絕緣柵型電晶體，一個電極側與第二電源連接，另一電極與所述測試用電容連接，放電期間處於導通狀態，由第二電源對所述測試用電容進行放電；所述半導體器件還具有電源連接切換部，使所述第一電源僅在所述充電期間及其附近期間，與所述第一絕緣柵型電晶體的一個電極電連接，使所述第二電源僅在所述放電期間及其附近期間，與所述第二絕緣柵型電晶體的一個電極電連接。
本發明的第十四方案，是根據第十三方案的半導體器件，所述電源切換部包括，第一電源連接用絕緣柵型電晶體，介於所述第一電源與所述第一絕緣柵型電晶體的一個電極之間，根據在控制電極接受的第一控制信號進行導通、截止；以及第二電源連接用絕緣柵型電晶體，介於所述第二電源與所述第二絕緣柵型電晶體的一個電極之間，根據在控制電極接受的第二控制信號進行導通、截止。
本發明的第十五方案，是根據第十四方案的半導體器件，還具有電平保持電路，連接在作為所述第一和第二絕緣柵型電晶體的另一個電極的充放電端子，用於保持所述充放電端子的電位。
本發明的第十六方案，是根據第十五方案的半導體器件，所述第一和第二電源連接用絕緣柵型電晶體閾值電壓的絕對值設定為大於所述第一絕緣柵型電晶體的。
本發明的第十七方案，是根據第十五方案的半導體器件，所述電平保持電路具有電平保持用絕緣柵型電晶體，所述電平保持用絕緣柵型電晶體閾值電壓的絕對值設定為大於所述第一絕緣柵型電晶體的。
本發明的第十八方案的半導體器件，具有構成CBCM用電路的測試用電容和基準電容，其中，所述測試電容用的電容值比所述基準電容的大，所述CBCM用電路在所述測試用電容一側設置了測定用焊盤，可以採用CBCM法以外的電容值測定方法，來測定所述測試用電容的至少一部分電容值。
本發明的第十九方案，是根據第十八方案的半導體器件，所述CBCM用電路在所述基準電容一側設置了與所述測定用焊盤等效的偽焊盤。
本發明的第二十方案，是根據第十八或第十九方案的半導體器件，所述CBCM用電路在所述基準電容一側設置了與所述測試用電容連接的布線圖形至少一部分等效的偽布線圖形。
本發明的第二十一方案的半導體器件，CBCM用電路和控制所述CBCM用電路的工作的控制電路內置於一個晶片內。
本發明的第二十二方案，是根據第二十一方案的半導體器件，所述CBCM用電路包含多個部分CBCM用電路，所述半導體器件還包括分別控制所述多個部分CBCM用電路各自有源狀態的允許電路。
本發明的第二十三方案的半導體器件的檢查方法，是採用了根據第二十一方案的半導體器件的半導體存儲器件的檢查方法，包括以下步驟(a)測定連接布線的布線電容，該連接布線是與採用所述半導體器件構成半導體存儲器件的存儲單元連接的，(b)根據所述步驟(a)的測定結果，判斷所述連接布線的合格·不合格。
本發明的第二十四方案，是根據第二十三方案的半導體存儲器件的檢查方法，所述測定結果包含表示不合格位置的信息，所述檢查方法還包括以下步驟(c)根據所述測定結果和所述步驟(b)的判斷結果，修繕被判斷為不合格的連接布線。
圖1是展示已有的CBCM用半導體器件用的MOS電晶體的剖面結構的剖面圖。
圖2是展示作為本發明實施例1的CBCM用半導體器件用的MOS電晶體的第一模式的結構的剖面圖。
圖3是展示作為實施例1的MOS電晶體的第二模式的結構的剖面圖。
圖4是展示作為實施例1的MOS電晶體的第三模式的結構的剖面圖。
圖5是展示圖4的A-A剖面的雜質濃度分布的說明圖。
圖6是展示作為實施例1的MOS電晶體的第四模式的結構的剖面圖。
圖7是展示作為實施例1的MOS電晶體的第五模式的結構的剖面圖。
圖8是展示作為實施例1的MOS電晶體的第六模式的結構的剖面圖。
圖9是展示作為實施例1的MOS電晶體的第七模式的結構的剖面圖。
圖10是實施例1的第八模式的一個例子的示意說明圖。
圖11是實施例1的第十模式的一個例子的示意說明圖。
圖12是展示具有實施例2的CBCM用電路的半導體器件的第一模式的結構的剖面圖。
圖13是具體展示圖12的源極電壓切換部的第一模式的結構電路圖。
圖14是圖13所示實施例2的第一模式的工作定時圖。
圖15是實施例2的第二模式的電路圖。
圖16是實施例2的第三模式的半導體器件結構的電路圖。
圖17是圖16所示半導體器件的電平保持電路具體結構的電路圖。
圖18是作為實施例3的半導體器件的布線電容測定電路的第一模式的示意說明圖。
圖19是圖16所示電路中的電容之間的等效電路的電路圖。
圖20是展示圖18的B-B剖面的說明圖。
圖21是展示其它布線結構的說明圖。
圖22是實施例3的第二模式的說明圖。
圖23是實施例3的第三模式的說明圖。
圖24是實施例3的第四模式的說明圖。
圖25是實施例3的第五模式的說明圖。
圖26是實施例3的第六模式的說明圖。
圖27是實施例3的第七模式的說明圖。
圖28是實施例3的第八模式的說明圖。
圖29是作為實施例4的具有BIST功能的半導體器件結構的方框圖。
圖30是CBCMBIST晶片構成的存儲器的檢查方法的流程圖。
圖31是圖29的CBCMTEG內部結構的說明圖。
圖32是圖31的詳細結構的說明圖。
圖33是展示已有的CBCM用電路結構的電路圖。
圖34是圖33的CBCM用電路的工作定時圖。
圖35是詳細展示圖34的CBCM用電路的工作的定時圖。
附圖標記1矽襯底，2阱區，2n n阱區，2p p阱區，3溝道阻擋層，3n n溝道阻擋層，3p p溝道阻擋層，4、4』、14、14』源·漏區，5、5』延伸區，6、6』小袋區，7柵絕緣膜，8柵電極，9，10矽化鈷區，11、11』第一偏置絕緣膜，12、12』第二偏置絕緣膜，13、13』側壁，15、15』SIT層，16主體區，17、17a、17b N底層，21、21』第一部分的源·漏區，22、22』第二部分的源·漏區，23反摻雜區，24擊穿阻擋區，25 CBCMTEG，27布線電容圖形，27a、27b、39a、39b部分布線電容圖形，31～34源極電壓切換部，35、36電平保持電路，37a～37c、38a～38c、40a、41a、41b偽布線電容圖形，50-1～50-N部分CBCMTEG，63-1～63-N允許電路，70 CBCMBIST晶片，73 CBCMTEG，MN1～MN6 NMOS電晶體，MP1～MP6 PMOS電晶體。
具體實施例方式
《實施例1》本發明實施例1的CBCM用半導體器件，其特徵在於，柵極截止洩漏電流與在同一晶片裝載的其它邏輯電晶體的相比要小。而且，特徵在於半導體襯底和柵絕緣膜的界面引起的噪聲得以降低的結構。
如下詳細說明的那樣，本發明實施例1的CBCM用半導體器件，與已有結構相比，柵極截止洩漏電流和噪聲減小，所以實現了提高目標電容的測定精度的效果。
(已有結構)圖1是展示已有的CBCM用半導體器件用的MOS電晶體的剖面結構的剖面圖。如該所示，在矽襯底1上形成阱區2，在阱區2上形成溝道阻擋層3，利用STI層15對溝道阻擋層3上的阱區2做元件分離。本說明書把由STI層15做元件分離的溝道阻擋層3上的阱區2作為主體區16來描述。
在主體區16的表面內選擇地形成源·漏區4(4』)，分別形成從相互對置的源·漏區4、4』的前端延伸的延伸區5、5』，在延伸區5、5』的周邊區分別形成小袋區6、6』。
在包含延伸區5、5』的源·漏區4、4』之間的上面形成柵絕緣膜7，在柵絕緣膜7上形成柵電極8。亦即，形成延伸區5、5』和源·漏區4、4』，使其夾持柵電極8下的主體區16(溝道區)。
在柵電極8的兩側面形成第一偏置絕緣膜11、11』，在第一偏置絕緣膜11、11』的側面和源·漏區4、4』的一部分之上形成第二偏置絕緣膜12、12』，在第二偏置絕緣膜12、12』的側面和表面上形成側壁13、13』。而且，在源·漏區4、4』的表面形成矽化鈷區10、10，在柵電極8的上層部形成矽化鈷區9。
第一偏置絕緣膜11(11』)的材質是氧化矽膜或氧氮化矽膜、TEOS膜等。而且，第二偏置絕緣膜12(12』)的材質是氧化矽膜或氧氮化矽膜、TEOS膜等。側壁13(13』)的材質是氧化矽膜、氧氮化矽膜、TEOS膜、氮化矽膜等。
圖1未具體展示導電類型，但是阱區2和小袋區6(6』)是第一導電類型，源·漏區4和延伸區5是第二導電類型，適用於第一和第二導電類型其中一方是N型，另一方是P型的結構。
柵極截止洩漏電流的產生原因有，(1)小袋區6、延伸區5之間的結洩漏，(2)源·漏區4(延伸區5)與主體區16(阱區2，矽襯底1)之間的結洩漏，(3)漏-柵之間的柵隧穿電流。以下，對降低這些洩漏的MOSFET的結構進行說明。
(第一模式)圖2是展示作為本發明實施例1的CBCM用半導體器件用的MOS電晶體的第一模式的結構的剖面圖。圖2所示的MOS電晶體用做圖33的PMOS電晶體MP1、MP2和NMOS電晶體MN1、MN2之中至少一種。
如該圖所示，第一模式的結構不存在圖1所示已有結構的小袋區6。亦即，主體區16的特徵在於，在源·漏區4(延伸區5)的附近區域中具有的雜質濃度與非附近區域的相同。
由於小袋區6的雜質濃度，要比作為柵絕緣膜7下的主體區16的表面區域的溝道區的雜質濃度高，所以通過不設置小袋區6，使得作為主體區16的表面區域的溝道區和延伸區5之間的結濃度降低，與結有關的電場強度降低。隨著所述電場強度的降低，作為小袋-延伸之間的結洩漏的BTBT(band to band tunnel能帶對能帶的隧穿)和TAT(trap assisted tunnel俘獲輔助的隧穿)等被抑制，結果實現了降低洩漏電流的效果。
(第二模式)圖3是展示作為本發明實施例1的CBCM用半導體器件用的MOS電晶體的第二模式的結構的剖面圖。如該圖所示，第二模式中的源·漏區14由單一區形成。亦即，其特徵在於，未設置第一模式那樣的延伸區5。
如圖3所示的第二模式的結構，作為與NMOSFET對應的N-層，與PMOSFET對應的P-層，源·漏區14在一個區域中形成。
構成源·漏區14的N-層、P-層，是其雜質濃度比圖2所示第一模式的延伸區5的更稀薄的層，雜質濃度期望在1018/cm3以下。
在源·漏區14為N型、P型其中之一的情形，雜質濃度的大小關係如下，(源·漏區14的)＜(延伸區5的)＜(源·漏區4和延伸區5重疊的區域的雜質濃度；1020/cm3左右)。
通過把源·漏區14的雜質濃度抑制得較低，源·漏區14和主體區16之間的耗盡層寬度擴展，所以結電場得以緩和。如果結電場緩和，則可實現降低TAT(俘獲輔助隧穿)引起的洩漏電流的效果。
如圖3所示，不在源·漏區14的表面設置矽化鈷區，由此也可實現流過源·漏區14的洩漏電流得以降低的效果。
(第三模式)圖4是展示作為本發明實施例1的CBCM用半導體器件用的MOS電晶體的第三模式的結構的剖面圖。
如該圖所示，第三模式的結構中，通過由第一部分的源·漏區21和第二部分的源·漏區22構成的雙重擴散，形成源·漏區。第一、第二部分的源·漏區21、22成為與NMOSFET對應的第一、第二N-區，成為與PMOSFET對應的第一、第二P-區。
但是，第一部分源·漏區21形成得與圖3所示第二模式的源·漏區14相同，通過把注入能量提高到比形成第一部分源·漏區21時更高來注入雜質離子，使第二部分源·漏區22的形成深度比第一部分源·漏區21的更深，把第二部分的源·漏區22形成到接近溝道阻擋層3的區域。
圖5是圖4的A-A剖面的雜質濃度分布的說明圖。圖5的例子例如以NMOS電晶體的情形為例。亦即，第一、第二部分源·漏區21、22是N型，阱區2(主體區16)和矽襯底1是P型。而且第一N型雜質濃度CN1表示第三模式的第一部分源·漏區21(＝第二模式的源·漏區14)的雜質濃度，第二N型雜質濃度CN2表示本模式的第二部分源·漏區22的雜質濃度。而且，P型雜質濃度CP是矽襯底1、阱區2、溝道阻擋層3和主體區16中的P型雜質濃度。
如該圖所示，與源·漏區僅由源·漏區14形成的第二模式中(圖3的結構)的結JC1相比，形成第二部分源·漏區22的第三模式中(圖4的結構)的結JC2的結濃度降低。因此，在源·漏區與襯底之間施加反向偏置時，結JC2周圍的耗盡層寬度比結JC1周圍的擴展，結附近的電場強度也降低。結電場強度如果降低，則可實現降低TAT(俘獲輔助隧穿)引起的洩漏電流的效果。
(第四模式)圖6是展示作為本發明實施例1的CBCM用半導體器件用的MOS電晶體的第四模式的結構的剖面圖。如該圖所示，在源·漏區14、14』之間的有源區表面，介於小袋區6、6』之間，形成反摻雜區23。而且，在源·漏區14、14』之間的小袋區6和反摻雜區23的下層，設置擊穿阻擋區24。其它結構與圖2所示第一模式相同。
所述結構中，在NMOS電晶體的情形，反摻雜區23是N型，小袋區6是P型，擊穿阻擋區24是P型，溝道阻擋層3是P型。在PMOS電晶體的情形，導電類型相反。
圖6所示的第四模式結構，CBCM用的MOSFET的至少一個是埋置溝道型。埋置溝道型的電晶體的優點是噪聲影響(特別是閃爍噪聲)小。由於CBCM的電晶體中流過的電流是0.1nA～0.1mA範圍的微小電流，所以期望噪聲的影響小。
而且，雖然小袋區6可有可無，但為了降低小袋區6和反摻雜區23之間的洩漏電流，期望沒有。
(第五模式)圖7是展示作為本發明實施例1的CBCM用半導體器件用的MOS電晶體的第五模式的結構的剖面圖。
如該圖所示，在矽襯底1上形成N底層17。然後，在NMOS區45中，在N底層17上形成P阱區2p、溝道阻擋層3p，在溝道阻擋層3p上與圖1所示的結構相同來形成NMOS電晶體。另一方面，在PMOS區46中，在N底層17上形成N阱區2n、N型溝道阻擋層3n，在N型溝道阻擋層3n上形成與圖1所示結構相同的PMOS電晶體。
圖7所示的第五模式結構的特徵在於，在CBCM用的電晶體有源區的P阱區2p、N阱區2n之下形成N底層17，利用N底層17固定為正(例如，在與P阱區2p的PN結上產生反向偏置的程度)電位。而且，特徵在於通過N底層17來設置N阱區2n的電位。此時，對N底層17提供電源電位Vdd。
與不形成N底層17的結構相比，利用N底層17可以實現屏蔽來自矽襯底1的噪聲的效果。因此，在測定流過電晶體的微小電流(0.1nA～1mA)的情形，由於噪聲降低，所以實現了能夠精度更好地測定電容值的效果。而且，由於是從N底層17獲取N阱區2n的電位，所以晶片表面不必設置用於固定N阱區2n的電位的接觸區，具有能夠減少這部分佔有面積的效果。而且，圖7的MOS電晶體結構採用圖1的MOS電晶體結構，但並不限於這種結構。在圖2～圖6所示第二～第四MOS電晶體結構中也可以配置第五模式的N底層17。
而且，N阱區2n也可以通過N底層17來固定電位，也可以設置用於固定N阱區2n電位的接點，由其接點進行電位固定。
(第六模式)圖8是展示作為本發明實施例1的CBCM用半導體器件用的MOS電晶體的第六模式的結構的剖面圖。如該圖所示，僅在PMOS區46設置N底層17a，在NMOS區45中，在矽襯底1上直接形成P阱區2p。其它結構與圖7所示的第五模式相同。
圖8所示的第六模式的結構特徵在於，僅在CBCM用的電晶體有源區構成的N阱區2n的下方形成N底層17a，利用N底層17a固定為正電位。第六模式的結構與不形成N底層17a的結構相比，具有屏蔽來自矽襯底1的噪聲的效果。因此，在測定流過電晶體的微小電流(0.1nA～1mA)的情形，由於噪聲降低，所以實現了能夠精度更好地測定電容值的效果。
第六模式情形的P阱區2p的電位既可以通過矽襯底(p型襯底)1來固定電位，也可以不這樣。而且，N阱區2n的電位既可以通過N底層17a來固定電位，也可以不這樣。由於在電位固定了的情況下，即使在矽襯底1表面不配置用於固定阱電位的接點也可以解決，故實現了佔有面積得以減少這一部分的效果。
(第七模式)圖9是展示作為本發明實施例1的CBCM用半導體器件用的MOS電晶體的第七模式的結構的剖面圖。如該圖所示，僅在NMOS區45設置N底層17b，在PMOS區46中，在矽襯底1上形成了N阱區2n。其它結構與圖7所示的第五模式相同。
圖9所示的第七模式的結構特徵在於，僅在CBCM用的電晶體有源區構成的P阱區2p的下方形成N底層17b，利用N底層17b固定電位，以使與P阱區2p的PN結成為反向偏置。第七模式的結構與不形成N底層17b的結構相比，由於具有屏蔽來自矽襯底1的噪聲的效果，所以與第六模式同樣，實現了能夠精度更好地測定電容值的效果。
在第五～第七模式中，當然也可以形成P底層來置換N底層17、17a、17b。
(第八模式)實施例1的第八模式的目的在於降低CBCM電晶體的柵極隧穿洩漏電流。柵絕緣膜厚度如果在2nm以下，則直接隧穿電流顯著。由於該柵極隧穿洩漏電流使CBCM的測定精度降低，所以它不是期望的。因此，與構成由各種邏輯柵極組成的邏輯電路的邏輯電晶體相比，期望把柵絕緣膜厚度大的電晶體用做CBCM用途。作為一個例子，由於輸入輸出用的I/O電晶體的柵絕緣膜厚度，比邏輯電晶體的柵絕緣膜厚度更厚，所以考慮用做CBCM用的I/O電晶體。
在同一晶片上形成I/O電晶體和邏輯電晶體和存儲單元電晶體(SRAM，DRAM，閃速存儲器)這三種電晶體的半導體器件的情況下，各電晶體的柵絕緣膜厚度如果分別為tox(I/O)、tox(Logic)、tox(M/C)，則按{tox(Logic)＜tox(I/O)＜tox(M/C)}或者{tox(Logic)≤tox(M/C)＜tox(I/O)}的關係設計。如上所述，由於有三種柵絕緣膜厚度，所以稱為三重氧化物。
圖10是第八模式的一個例子示意說明圖。如該圖所示，採用邏輯電晶體81、I/O電晶體82、存儲單元電晶體83和CBCM用電晶體84形成三重氧化物半導體器件80的情形，作為CBCM用電晶體84，使用具有tox(I/O)或tox(M/C)膜厚的電晶體(具有與I/O電晶體或者存儲單元電晶體同等的柵絕緣膜的電晶體)，由此可以期望提高CBCM的測定精度。
(第九模式)實施例1的第九模式的目的在於降低CBCM電晶體的失配。失配的原因之一是在轉移工序或加工工序等處理工序時，柵極長度的加工質量出現偏差。柵極長度的偏差與柵極長度的比例越大，電晶體的電特性的偏差就增加。因此，CBCM用的電晶體的柵極長度應該比邏輯電晶體的柵極長度更長。作為一個例子，可考慮把I/O電晶體用做CBCM用途。
而且，由於閾值電壓的絕對值大的情形，其偏差的比例也降低，所以CBCM用的電晶體的閾值電壓期望比邏輯電晶體的閾值電壓更高。
(第十模式)圖11是實施例1的第十模式的說明圖。如該圖所示，大電容測定用CBCM用電路93接受比內部電源極電壓IntVdd高的高電源極電壓HVdd作為工作電源，小電容測定用CBCM用電路94接受比內部電源極電壓IntVdd低的低電源極電壓LVdd作為工作電源。
從I/O電路87輸出內部電源極電壓IntVdd，而I/O電路87從外部電源輸入部85和外部Gnd輸入部86接受電源電位Vdd和接地電位Gnd。從對內部電源極電壓IntVdd進行升壓的升壓電路91輸出高電源極電壓HVdd，從對內部電源極電壓IntVdd進行降壓的降壓電路92輸出低電源極電壓LVdd。
ROM88、邏輯電路89以內部電源極電壓IntVdd作為工作電源進行工作，可讀寫存儲器90以內部電源極電壓IntVdd和高電源極電壓HVdd作為工作電源進行工作。作為可讀寫存儲器90，可以考慮SRAM、DRAM、閃速存儲器、FeRAM(Ferroelectric RAM，鐵電RAM)、MRAM(magnetic RAM，磁性RAM)等。
這樣，實施例1的第十模式的大電容測定用CBCM用電路93，通過以高電源極電壓HVdd作為工作電源、進行利用CBCM法的電容測定，可以測定大電容的電容值，小電容測定用CBCM用電路94，通過以低電源極電壓LVdd作為工作電源、進行利用CBCM法的電容測定，可以有效地抑制洩漏電流、進行精度高的電容測定。這裡，所謂大電容例如是指100pF以上。
《實施例2》本發明的實施例2的特徵在於，源極電壓切換部連接在CBCM用電晶體的源極。通過用源極切換部調節源電位，具有能夠降低等待時的保持電流的優點。
(第一模式)圖12是作為本發明的實施例2的CBCM用半導體器件的第一模式結構的剖面圖。
如該圖所示，第一模式展示的半導體器件，是把作為電源連接切換部的源極電壓切換部31～34配置在CBCMTEG(Test ElementGroup測試元件組)25的各個NMOS電晶體的源極。
源極電壓切換部31切換控制PMOS電晶體MP1的源極電壓，源極電壓切換部32切換控制NMOS電晶體MN1的源極電壓，源極電壓切換部33切換控制PMOS電晶體MP2的源極電壓，源極電壓切換部34切換控制NMOS電晶體MN2的源極電壓。時鐘φ1控制源極電壓切換部31、33，時鐘φ2控制源極電壓切換部32、34。時鐘φ1、φ2的定時既可以相同，也可以不同。
通過設置源極電壓切換部31～34，期望具有如下效果，即在CBCM電路處於等待狀態的期間(PMOS電晶體MP1和MP2、NMOS電晶體MN1和MN2全部應該截止的期間)內，降低次閾值電流的效果和CBCM帶來的測定精度提高的效果。
圖13是具體展示圖12的源極電壓切換部31～34的第一模式結構的電路圖。如該圖所示，作為源極電壓切換部31～34設置了作為電源連接用MOS電晶體的PMOS電晶體MP3、NMOS電晶體MN3、PMOS電晶體MP4、NMOS電晶體MN4。
PMOS電晶體MP3的源極接受電源電位Vdd，漏極連接在PMOS電晶體MP1的漏極，在柵極接受時鐘φ1。PMOS電晶體MP4的源極接受電源電位Vdd，漏極連接在PMOS電晶體MP2的漏極，在柵極接受時鐘φ1。
NMOS電晶體MN3的源極接地，漏極連接在NMOS電晶體MN1的漏極，在柵極接受時鐘φ2。NMOS電晶體MN4的源極接地，漏極連接在NMOS電晶體MN2的漏極，在柵極接受時鐘φ2。
圖14是展示圖13所示實施例2的第一模式工作的定時圖。圖14說明了時鐘φ1、φ2例如為同一時鐘的情形，在時刻t0～t5的工作。
時刻t0～t1期間，PMOS電晶體MP1、MP2、NMOS電晶體MN1、MN2全部截止。在此時刻期間，φ1、φ2從「H」(＝電源電位Vdd)轉變為「L」(＝接地電位Vss)，PMOS電晶體MP3、MP4導通，NMOS電晶體MN3、MN4截止。
由於PMOS電晶體MP3、MP4導通，所以構成CBCMTEG25的PMOS電晶體MP1、MP2的源極電壓切換為電源電位Vdd。
在時刻t1～t2期間，PMOS柵極電位Gp從「H」轉變為「L」，PMOS電晶體MP1、MP2全部導通。而且，由於NMOS柵極電位Gn和時鐘φ1、φ2仍舊為「L」，所以通過使電流I1、I2流向基準電容Cref(＝Cm)和測試電容Ctst(＝Ct+Cm)，進行充電。
結果，節點N1、N2成為與電源電位Vdd相同的電位。在到達時刻t2之前，PMOS柵極電位Gp從「L」變為「H」，PMOS電晶體MP1、MP2截止。
在時刻t2～t3期間，構成CBCMTEG25的PMOS電晶體MP1、MP2、NMOS電晶體MN1、MN2同時截止。此時，時鐘φ1、φ2從「L」轉變為「H」，PMOS電晶體MP3、MP4截止，NMOS電晶體MN3、MN4導通。但是，由於NMOS電晶體MN1、MN2截止，所以在此時間期間，基準電容Cref和測試電容Ctst中存儲的電荷不會放電。
在時刻t3～t4期間，NMOS柵極電位Gn首先從「L」上升為「H」。此時，NMOS電晶體MN1、MN2導通。此間，由於時鐘φ1、φ2為「H」，所以NMOS電晶體MN3、NMOS電晶體MN4仍舊導通。而且，由於PMOS柵極電位Gp仍舊為「H」，所以PMOS電晶體MP1、MP2仍舊截止。因此，基準電容Cref和測試電容Ctst中存儲的電荷放電，節點N1、N2的電位成為接地電位Vss。放電結束之後，NMOS柵極電位Gn從「H」轉變為「L」，NMOS電晶體MN1、MN2截止。
在時刻t4～t5期間，時鐘φ1、φ2從「H」轉變為「L」，NMOS電晶體MN3、MN4截止，PMOS電晶體MP3、MP4導通。此間，由於PMOS柵極電位Gp仍舊為「 H」，NMOS柵極電位Gn仍舊為「L」，所以NMOS電晶體MN1、MN2、PMOS電晶體MP1、MP2仍舊截止。
這樣，通過PMOS電晶體MP3和MP4的導通、截止切換動作，僅在充電期間及其附近期間，把PMOS電晶體MP1和MP2的源電位設定為電源電位Vdd，其它期間設定為浮動狀態，通過NMOS電晶體MN3和MN4的導通、截止切換動作，僅在放電期間及其附近期間，把NMOS電晶體MN1和MN2的源電位設定為接地電位Vss，其它期間設定為浮動狀態，由此，實現了能夠降低等待狀態時的保持電流的效果。而且，源極電壓切換部31～34以分別設置1個MOS電晶體那樣的比較簡單的結構就能夠實現。
(第二模式)圖15是實施例2的第二模式的電路圖。如該圖所示，在有M(≥2)個CBCMTEG25-1～25-M的情形，作為源極電壓切換部的PMOS電晶體MP5、MP6和NMOS電晶體MN5、MN6分別在NMOS側和PMOS側共同化。
亦即，PMOS電晶體MP5的源極接受電源電位Vdd，柵極接受時鐘φ1。PMOS電晶體MP6的源極接受電源電位Vdd，柵極接受時鐘φ1。而且，PMOS電晶體MP5、MP6的漏極與CBCMTEG25-1～25-M各自之內的PMOS電晶體MP1的源極(流過電流I11～Im1)、和MP2的源極(流過電流I12～Im2)連接。
NMOS電晶體MN5的源極接地，柵極接受時鐘φ2。NMOS電晶體MN6的源極接地，柵極接受時鐘φ2。而且，NMOS電晶體MN5、MN6的漏極與CBCMTEG25-1～25-M各自之內的NMOS電晶體MN1、MN2的源極連接。
這樣，第二模式中，針對多個CBCMTEG25，通過謀求源極電壓切換部的共同化，謀求源極電壓切換中部使用的電晶體數量降低，實現了佔有面積降低的效果。而且，圖15的結構為一例，只要是用多個CBCMTEG把源極電壓切換部共同化了的電路，也可以是其它電路。
(第三模式)圖16是作為本發明實施例2的第三模式的半導體器件的結構電路圖。如該圖所示，電平保持電路35連接在節點N1，電平保持電路36連接在節點N2(充放電端子)。電源電位Vdd和接地電位Vss分別提供給電平保持電路35、36。
電平保持電路35、36的任務是起如下的作用，在CBCM電路等待時(NMOS電晶體MN1、NMOS電晶體MN2、PMOS電晶體MP1、PMOS電晶體MP2全部截止時)，保持節點N1、N2的電位，抑制次閾值電流引起的節點N1、N2電位的變化。
測定時PMOS柵極電位Gp和NMOS柵極電位Gn的頻率設定為100kHz～數MHz的程度的情形，電晶體的響應性，在閾值電壓的絕對值小時較好，但在電平保持時存在次閾值電流大形成的問題。第三模式解決了該問題。
圖17是圖16所示半導體器件的電平保持電路具體結構的電路圖。
如該圖所示，由PMOS電晶體Q11、NMOS電晶體Q21組成的第一反相器和由PMOS電晶體Q12、NMOS電晶體Q22組成的第二反相器交叉連接，從而構成電平保持電路35，PMOS電晶體Q11、Q12的源極接受電源電位Vdd，NMOS電晶體Q21、Q22的源極接地。而且，PMOS電晶體Q11、NMOS電晶體Q21的漏極之間的節點N35連接在節點N1。
同樣，由PMOS電晶體Q13、NMOS電晶體Q23組成的第一反相器和由PMOS電晶體Q14、NMOS電晶體Q24組成的第二反相器交叉連接，從而構成電平保持電路36，PMOS電晶體Q13、Q14的源極接受電源電位Vdd，NMOS電晶體Q23、Q24的源極接地。而且，PMOS電晶體Q13、NMOS電晶體Q23的漏極之間的節點N36連接在節點N2。
而且，與圖13所示第二模式相同，作為源極電壓切換部31～34，使用了PMOS電晶體MP3、NMOS電晶體MN3、PMOS電晶體MP4和NMOS電晶體MN4。
如圖17所示，其結構是把電平保持電路35、36以第二模式組合起來，而電平保持電路35、36由第一和第二反相器的反相鎖存器(觸發器)構成。與電源(電源電位Vdd，接地電位Vss)串聯連接的NMOS電晶體MN3、NMOS電晶體MN4、PMOS電晶體MP3、PMOS電晶體MP4起開關的作用。
以下，說明圖17所示電路的工作。其中，PMOS柵極電位Gp、NMOS柵極電位Gn和時鐘φ1、φ2的定時與圖14所示的第一模式相同。
首先，假定時鐘φ1(和φ2)為「L」，PMOS電晶體MP3、PMOS電晶體MP4處於導通，與此同步，PMOS柵極電位Gp為「L」。由於串聯的PMOS同時導通，所以電流對基準電容Cref和測試電容Ctst充電，節點N1、N2的電位同時為電源電位Vdd。然後，時鐘φ1成為「H」，切斷電源。然後，PMOS柵極電位Gp也成為「H」。在時鐘φ1成為「H」之前的期間，由於NMOS柵極電位Gn為「L」，時鐘φ2也成為「L」，所以NMOS電晶體MN1～MN4截止。
這裡，與NMOS電晶體MN1、MN2、PMOS電晶體MP1、MP2的電晶體閾值電壓的絕對值相比，如果把NMOS電晶體MN3、MN4、PMOS電晶體MP3、MP4的電晶體閾值電壓的絕對值設定得高到次閾值電流可以忽略的程度，則在全部電晶體都處於截止的狀態的等待狀態(電平保持期間)下，在該電路中流動的次閾值電流減小到可以忽略的程度。
而且，通過把構成電平保持電路35、36的PMOS電晶體Q11～Q14和NMOS電晶體Q21～Q24的閾值電壓的絕對值設定成為比NMOS電晶體MN1、MN2、PMOS電晶體MP1、MP2的電晶體閾值電壓更大，可以在電平保持期間抑制電平保持電路35、36中流動的次閾值電流。
而且，由於電平保持電路35、36僅使電平保持在「H」或者「L」，所以可使用最小尺寸的電晶體(邏輯電晶體)，實現小型化。
然後，時鐘φ2從「L」變為「H」，NMOS電晶體MN3、MN4導通，NMOS電晶體MN1、MN2的源極連接電源(接地電位Vss)。然後，如果NMOS柵極電位Gn從「L」變為「H」，NMOS電晶體MN1、MN2導通，則基準電容Cref、測試電容Ctst中存儲的電荷被放電，節點N1、N2的電位成為接地電位Vss。
然後，時鐘φ2為「L」，NMOS電晶體MN3、MN4J截止，NMOS電晶體MN1、NMOS電晶體MN2的電源被切斷。然後，NMOS柵極電位Gn從「H」變為「L」，NMOS電晶體MN1、MN2截止，成為等待狀態。在時鐘φ2成為「L」之前的期間，時鐘φ1仍舊為「H」，PMOS柵極電位Gp仍舊為「H」，PMOS電晶體MP1～MP4仍舊截止。
如上所述，通過使構成源極電壓切換部的MOS電晶體MP3、MP4、MN3、MN4的閾值電壓的絕對值大於構成CBCM電路的電晶體的閾值電壓的絕對值，則可以降低由電平保持電路35、36決定的電平保持期間中的次閾值電流，實現了可以降低消耗功率的效果。
為了使測定頻率高的情形的響應性好，可以使源極電壓切換部31～34的電晶體的柵極寬度比構成CBCM電路的電晶體的柵極寬度更大。
圖17的結構情形，NMOS電晶體MN3、MN4的柵極寬度可以比NMOS電晶體MN1、MN2的柵極寬度更大，PMOS電晶體MP3、PMOS電晶體MP4的柵極寬度可以比PMOS電晶體MP1、PMOS電晶體MP2的柵極寬度更大。
在圖12、圖13、圖15～圖17中，展示了在節點N3(N3』，N3m)、N4(N4』，N4m)共同提供電源電位Vdd的結構，但是也可以構成為在每個節點N3、N4分別設置電源電位Vdd用端子。
《實施例3》本發明的實施例3的半導體器件，其特徵在於同一布線連接CBCM電路和LCR儀表測定用焊盤。
按照實施例3的半導體器件，由於可以由CBCM和LCR儀表這兩者測定同一布線的電容，所以能夠排除處理引起的偏差，取兩者的相關。
以往，製備兩條布線圖形，分別獨立地連接CBCM用電路和LCR儀表用的焊盤，以使布局上成為相同的電容。即使布局上為相同的布線電容，由於晶片處理結束後的精加工的布線結構因處理引起偏差，所以若干布線電容不同的情形較多。因此，即使通過CBCM和LCR儀表測定布局上相同的布線電容的布線結構，也會存在值不同的情形，這種偏差既可以是處理引起的，也可以是測定方法的偏差，難以進行識別。
實施例3的半導體器件，由於可以通過CBCM和LCR儀表測定同樣的布線結構，所以通過比較兩者的測定，可以排除處理引起的偏差，實現可以高精度評價測定方法引起的誤差的效果。
(第一模式)圖18是作為本發明實施例3的半導體器件的布線電容測定電路的第一模式的示意說明圖。如該圖所示，接受電位Vh和電位Vlow的焊盤57、58是LCR儀表用的焊盤，接受電位NW、基準電位Ref、PMOS柵極電位Gp、測試電位Tst、電位Gnd、NMOS柵極電位Gn的焊盤51～56是CBCM電路部26的焊盤。
第一模式中的CBCM電路部26，通過在節點N1設置偽布線電容圖形37a，其圖形尺寸s1與從節點N2到布線電容圖形27的圖形尺寸s1相同，可以將布線電容圖形27以外的電容排除在測定對象之外，可謀求提高電容值的測定精度。其它結構與圖33所示的結構相同。
圖19是展示圖18的各電容的連接關係的等效電路的電路圖。而且，圖20是圖18的B-B剖面的說明圖。利用部分布線電容圖形27a和27b，將布線電容圖形27構成從上面看是梳狀的結構。如果按圖18的B-B剖面剖切梳狀布線結構，則如圖20所示，部分布線電容圖形27a、27b交互地呈現。在梳狀布局27a、27b的下層，配置片狀(或者網狀)的下層布線28，在上層沒有布線。而且，圖20中予以省略了，但是布線之間覆蓋有絕緣體。該結構能夠測定線與空間(「line and space」)的布線電容。
返回圖18，如果假定部分布線電容圖形27a、27b組成的梳狀布線與下層布線28的電容為Clg1，LCR儀表用焊盤57和58與下層布線28的電容分別為Chg和Clg2，CBCM電路部26的PMOS電晶體MP2和NMOS電晶體MN2的漏極周圍的電容為Ccbcm，通過LCR儀表用焊盤57、58測定時的布線電容為Chl2，則各電容按圖19所示等效電路圖那樣連接。
亦即，從電容Chg和電容Clg2的另一電極端Vg來看，電容Clg1和電容Clg2是並聯關係，其總和Clg＝Clg1+Clg2的關係成立。而且，從LCR儀表用焊盤57來看，電容Chl2、電容Chg和電容Ccbcm是並聯的，電容Chg和電容Clg是串聯的。如圖19所示，電容Ccbcm是電容Cpdb(PMOS電晶體MP2的漏-襯底間的電容)、電容Cpgd(PMOS電晶體MP2的柵-漏間的電容)、電容Cndb(NMOS電晶體MN2的漏-襯底間的電容)、和電容Cngd(NMOS電晶體MN2的柵-漏間的電容)之和。
因此，採用CBCM法測定的布線電容Chl1和上述電容之間，如下(3)式的關係成立。Ch11=Ch12+ChgClgChg+Clg+Ccbcm......(3)]]>而且，在該(3)式中，假定下層布線28(另一電極端Vg)是浮動的。在圖20中，下層布線28也可以是電位固定的。
圖21是其它布線結構的說明圖，與圖20相同，展示了圖18的B-B剖面。如該圖所示，除了下層布線28之外，在部分布線電容圖形27a、27b的上層形成上層布線29。也可以布線這樣的上下層的電極片(或者網狀布線)。
(第二模式)圖22是實施例3的第二模式的說明圖。採用圖22所示的第二模式，通過設置偽布線電容圖形37b以及與LCR儀表用焊盤57等效的偽焊盤59，該偽布線電容圖形37b的尺寸是在部分布線電容圖形27a的圖形尺寸s1再加上從部分布線電容圖形27a到LCR儀表用焊盤57的圖形尺寸s3的尺寸(s1+s3)，可以把布線電容圖形27以外的電容排除在測定對象之外，謀求進一步提高電容值的測定精度。
(第三模式)圖23是實施例3的第三模式的說明圖。採用圖23所示的第三模式，除了圖形尺寸(s1+s3)的偽布線電容圖形37b和偽焊盤59之外，還通過設置偽布線電容圖形38a以及與LCR儀表用焊盤58等效的偽焊盤60，該偽布線電容圖形38a的尺寸是從部分布線電容圖形27b到LCR儀表用焊盤58的圖形尺寸s3，可以把布線電容圖形27以外的電容排除在測定對象之外，謀求進一步提高電容值的測定精度。
(第四模式)圖24是實施例3的第四模式的說明圖。採用圖24所示的第四模式，通過設置偽布線電容圖形37c，該偽布線電容圖形37c包含布線電容圖形27a的部分大小(圖形尺寸s2×s4)、而圖形尺寸s1～s4與部分布線電容圖形27a是共同的，同時設置偽布線電容圖形38b，該偽布線電容圖形38b包含布線電容圖形27b的部分大小(圖形尺寸s2×s5)、而圖形尺寸s2、s2、s5與部分布線電容圖形27b是共同的，可以把布線電容圖形27以外的電容排除在測定對象之外，可謀求進一步提高電容值的測定精度，達到第三模式以上。
(第五模式)圖25是實施例3的第五模式的說明圖。採用圖25所示的第五模式，除了第四模式之外，通過設置與部分布線電容圖形27b實質上等效的偽布線電容圖形38c，可謀求進一步提高電容值的測定精度，達到第四模式以上。
(第六模式)圖26是作為實施例3的第六模式的寄生電容測定電路的說明圖。第六模式的寄生電容測定電路是測定LCR儀表用焊盤61周圍的寄生電容的電路。
採用圖26所示的第六模式，通過設置偽布線電容圖形40a，該偽布線電容圖形40a的尺寸與節點N2～LCR儀表用焊盤61之間的圖形尺寸s1相同，可以把LCR儀表用焊盤61的寄生電容以外的電容排除在測定對象之外，可謀求進一步提高電容值的測定精度。
(第七模式)圖27是作為實施例3的第七模式的寄生電容測定電路的說明圖。第七模式的寄生電容測定電路是測定LCR儀表用焊盤61周圍的寄生電容的電路。
採用圖27所示的第七模式，通過設置在節點N2～LCR儀表用焊盤61之間的部分布線電容圖形39的圖形尺寸(s1+s3)之中的圖形尺寸s1的偽布線電容圖形40a，可以把LCR儀表用焊盤61的寄生電容以外的電容的一部分排除在測定對象之外，可謀求提高電容值的測定精度。而且，在LCR儀表用焊盤62形成圖形尺寸(s1+s3)的部分布線電容圖形39b。
(第八模式)圖28是作為實施例3的第八模式的寄生電容測定電路的說明圖。第八模式的寄生電容測定電路是測定LCR儀表用焊盤61周圍的寄生電容的電路。
採用圖28所示的第八模式，通過設置與圖形尺寸(s1+s3)的部分布線電容圖形39a等效的偽布線電容圖形41a，同時設置與圖形尺寸(s1+s3)的部分布線電容圖形39b和LCR儀表用焊盤62等效的偽布線電容圖形41b和偽焊盤64，可以把LCR儀表用焊盤61的寄生電容以外的電容排除在測定對象之外，可謀求進一步提高電容值的測定精度。
通過以上的說明，對根據LCR儀表的測定和根據CBCM的測定共有的電容，例如列舉了在line and space布線和焊盤附設的電容，但是並不限於這些，只要是測定柵電容、布線栓塞(通路栓塞)的電容、擴散電容等電容的結構，即可。
《實施例4》圖29是本發明實施例4的半導體器件結構的示意方框圖。如該圖所示，作為實施例4的半導體器件的CBCMBIST晶片70，其特徵在於具有由PLL(鎖相環)電路71、波形整形電路72、CBCM電路(TEG)73、邏輯電路74、存儲區75、ROM76、和I/O電路77構成的BIST(Built-in Self Test，內置自測試)功能。
通過將具有BIST功能的CBCMTEG73組裝在晶片內，例如，可以把握要求相對電容精度的模擬電路用的電容陣列的檢查用的模擬圖形的電容值測定，或者測定SRAM、DRAM、閃速存儲器、FeRAM、MRAM等的位線電容，可以把握對同一晶片內、或者同一批次內、或者批量批次的基準值(TYPICAL值)具有規定精度之外的電容的晶片或晶片內的存儲地址。
(圖29的說明)PLL電路71是振蕩產生具有規定頻率的至少一個脈衝的電路，波形整形電路72是對PLL電路71所產生的波形進行整形形成規定的波形的電路。作為CBCM用電路的CBCMTEG73是採用CBCM法測定電容的TEG(Test Element Group，測試元件組)。ROM(Read OnlyMemory)76存儲控制CBCM法測定的指令群，設定電源極電壓、測定頻率等CBCM法測定所必需的條件。I/O電路77執行與外部信息的交換。邏輯電路74從存儲區75讀出測定條件等信息(包含指令)，控制PLL電路71使之產生規定的頻率，控制波形整形電路72使之生成規定的脈衝。該脈衝相當於在CBCMTEG73內構成CBCM的電晶體的NMOS柵極電位Gn、PMOS柵極電位Gp、或源切換的時鐘φ1、φ2等。
CBCMTEG73既可以用已有的電路結構，也可以用本發明公開的電路結構，只要是根據CBCM法的電容測定電路，無論何種其它電路均可。
CBCMTEG73至少包含一個CBCM法的電容測定電路，也可以配置多個CBCM法的電容測定電路。邏輯電路74可以測定CBCMTEG73的電源電位Vdd、接地電位Vss、來自電源的寫入電流，測定測定頻率(接通NMOS柵極電位Gn、PMOS柵極電位Gp的脈衝頻率)，例如按照(1)～(3)式等計算，算出測定電容，把CBCMTEG的批次編號、TEG編號、晶片編號、測定時間、測定條件、測定電容等信息存儲在存儲區75，依據來自外部的讀出信號，通過I/O電路77，把存儲區75中存儲的信息向外部傳送。
這樣，通過把CBCMTEG73和PLL電路71、波形整形電路72、邏輯電路74等的控制電路單一晶片化，CBCMBIST晶片70可以用CBCMBIST晶片70自身進行CBCM法的電容值測定，而不需要來自外部控制信號。
(CBCMBIST晶片70的利用例子)例如，在利用CBCMBIST晶片70內的CBCMTEG73測定DRAM、SRAM、閃速存儲器(flash memory)等的位線或字線的電容時，對位線電容的測定值產生的大的不一致的情形，可以考慮是產生於位線或字線的斷線或者與位線(或者字線)的其它布線的短路等。此時，可以從該位線(或字線)的地址及其電容值確定不合格位置。這些信息在有效地進行不合格解析方面是有益的。而且，把存在斷線、短路等的地址等信息傳送到雷射修整器，對DRAM或SRAM等的存儲單元的布線進行雷射微調，可以有效地進行存儲單元陣列的修復。
圖30是採用了CBCMBIST晶片70的存儲器檢查方法的流程圖。
參見該圖，在步驟ST1，使用CBCMBIST晶片70，測定DRAM、SRAM、閃速存儲器、FeRAM、MRAM等的存儲器的位線、字線等的連接布線的布線電容。
而且，在步驟ST2，根據步驟ST1的測定結果判斷連接布線的合格·不合格。這樣，通過測定微小的布線電容，可以正確地判斷連接布線的合格·不合格。
之後，在步驟ST3，根據步驟ST1的測定結果和步驟ST2的判斷結果，確定被判斷為不合格的連接布線的不合格位置，採用已有方法進行被判斷為不合格的連接布線的修復。因此，可以適當地修繕不合格的連接布線。對修復的方法不限制。
對PLL電路71中的VCO(Voltage Control Oscillator)電路沒有限制，只要是振蕩產生脈衝的電路即可。例如，構成PLL的VCO中，可以使用利用L或C諧振的振蕩器、或者採用CMOS等的電晶體的環形振蕩器。在環形振蕩器的情形，要求把環的級數設定為奇數，特別是在抑制高頻影響的情形期望設定為質數。
(CBCMTEG的具體例子)圖31是圖29的一種CBCMTEG73的示意圖。如該圖所示，CBCMTEG73的特徵是，將多個部分CBCMTEG50-1～50-N的電源端子作成共同的，通過對控制信號進行各自的啟動控制，可以在電流測定(電源)端子固定不動的情況下，連續進行多個CBCM評價。允許電路63-1～63-N從啟動信號端子接受啟動信號EN1～ENn，啟動信號EN1～ENn指示導通時，允許電路63-1～63-N處於激活狀態，向CBCMTEG50-1～50-N的NMOS柵極電位Gn、PMOS柵極電位Gp用的端子GP1～GPn、GN1～GNn輸入脈衝，通過電流測定端子(焊盤52、53)測定電容。採用圖31所示CBCMTEG73，例如有N個部分CBCM電路，可以僅指示啟動信號EN1～ENn其中之一導通，測定一個CBCM電路的電容。亦即，可以選擇地利用N個部分CBCM電路。
圖32是圖31的一例允許電路的詳細電路圖。如該圖所示，組合與非門G11和與門G21，構成允許電路63-1。亦即，與非門G11的一個輸入端接受PMOS柵極電位Gp的反轉信號，與門G12的一個輸入端接受NMOS柵極電位Gn，與非門G11和與門G21的另一個輸入端接受啟動信號EN1。允許電路63-2～63-N也與此一樣，利用與非門G21、與門G22～與非門Gn1、與門Gn2構成。
圖32所示的允許電路63-1～63-N的結構，到底也僅是一個例子，通過組合公知的邏輯電路也可以實現，並不限於圖32的例子。
而且，圖32所示的電路結構，不一定非要由BIST內的CBCMTEG構成，即使接入單獨的CBCMTEG，也可以實現同樣的效果。
本發明的實施例所示圖面的電源電位Vdd、接地電位Vss是晶片內部的電源電位Vdd、接地電位Vss，與晶片外部的電源電位Vdd、接地電位Vss是否一致均可。
而且，本發明的實施例所示半導體器件，除了在通常的矽襯底上之外，即使在SOI(絕緣體上的矽)襯底或SON(Silicon On Nothing)襯底的主表面上形成，也可以獲得同樣的效果。
如上所述，根據本發明的第一方案的半導體器件的絕緣柵型電晶體中，在源·漏區的附近區域中，主體區具有與非附近區域相同的雜質濃度。
因此，通過降低主體區與源·漏區之間的結濃度，抑制加在該結的電場強度，由於降低了絕緣柵型電晶體截止時的洩漏電流，所以提高了CBCM法的電容值測定精度。
根據第二方案的半導體器件，通過將源·漏區的雜質濃度抑制得非常低，可以緩和加在源·漏區與主體區的結的電場，結果能夠抑制絕緣柵型電晶體截止時的洩漏電流。
根據第三方案的半導體器件，由於第二部分源·漏區與主體區的第二PN結的雜質濃度被設定為低於第一部分源·漏區與主體區的第一PN結的雜質濃度，所以第二PN結附近的耗盡層被形成為比第一PN結附近更擴展。
結果，由於作為全體的PN結附近的電場強度被降低，所以能夠抑制絕緣柵型電晶體截止時的洩漏電流。
根據本發明的第四方案的半導體器件，在第一導電類型和規定導電類型相同的情形，通過利用底層固定阱區的電位，在不同的情形，通過設定底層的電位以使底層和阱區形成的PN結反向偏置，能夠屏蔽從半導體襯底到阱區的噪聲，結果可以謀求提高測定精度。
在根據第五方案的半導體器件中，CBCM電路用的絕緣柵型電晶體，與構成邏輯電路的第二絕緣柵型電晶體相比，由於具有CBCM法的電容值測定精度高的電特性，因此能夠謀求提高電容值測定精度。
在根據本發明第六方案的半導體器件中，CBCM電路用的第一絕緣柵型電晶體，與邏輯電路用的第二絕緣柵型電晶體相比，由於具有CBCM法的電容值測定精度高的電特性，因此能夠謀求提高電容值測定精度。
在根據第七方案的半導體器件中，CBCM電路用的第一絕緣柵型電晶體，接受與邏輯電路用的第二絕緣柵型電晶體的不同電位的電源供給，可以有效地抑制洩漏電流，或者可以測定比較大的電容值。
根據第八方案的CBCM電路用的第一絕緣柵型電晶體，其具有的電晶體尺寸與電晶體尺寸比較大的半導體存儲器件用的第三絕緣柵型電晶體的電晶體尺寸相同，由此能夠抑制截止洩漏電流，可謀求提高電容值的測定精度。
根據第九方案的CBCM電路用的第一絕緣柵型電晶體，其具有的電晶體尺寸與電晶體尺寸比較大的輸入輸出電路用的第四絕緣柵型電晶體的電晶體尺寸相同，由此能夠抑制截止洩漏電流，可謀求提高電容值的測定精度。
根據第十方案的半導體器件中，CBCM電路用的第一絕緣柵型電晶體，與邏輯電路用的第二絕緣柵型電晶體相比，柵絕緣膜的膜厚更厚，由此能夠抑制柵隧穿洩漏電流。
根據第十一方案的半導體器件中，CBCM電路用的第一絕緣柵型電晶體，與電晶體尺寸比較大的輸入輸出電路用的第四絕緣柵型電晶體相比，柵絕緣膜的膜厚更厚，由此能夠抑制更大的柵隧穿洩漏電流。
根據第十二方案的半導體器件中，CBCM電路用的第一絕緣柵型電晶體，與邏輯電路用的第二絕緣柵型電晶體相比，柵電極的柵極長度更長，由此能夠抑制製造工序時電晶體的電特性出現的偏差。
根據第十三方案的半導體器件，利用電源連接切換部進行切換，使得僅在充電期間及其附近期間第一電源有效，僅在放電期間及其附近期間第二電源有效，所以能夠有效地抑制第一和第二絕緣柵型電晶體截止的等待時的截止電流。
根據第十四方案的半導體器件，通過根據第一和第二電源連接用絕緣柵型電晶體的導通、截止，實施向第一和第二電源的第一和第二絕緣柵型電晶體的一個電極的電連接/切斷，由此利用比較簡單的結構實現了電源連接切換部。
根據第十五方案的半導體器件，利用電平保持電路，可以抑制第一和第二絕緣柵型電晶體應該截止的等待狀態時的充放電端子的電位的變化。
根據第十六方案的半導體器件中，第一和第二電源連接用絕緣柵型電晶體，與CBCM電路用的第一絕緣柵型電晶體相比，由於閾值電壓的絕對值設定得更大，所以能夠抑制上述等待狀態時的洩漏電流。
根據第十七方案的半導體器件中，電平保持用絕緣柵型電晶體，與CBCM電路用的第一絕緣柵型電晶體相比，由於閾值電壓的絕對值設定得更大，所以能夠抑制上述等待狀態時流過電平保持電路的洩漏電流。
根據第十八方案的半導體器件，通過設置測定用焊盤，即使利用CBCM法以外的測定方法，也可以測定測試用電容至少一部分的電容值。
根據第十九方案的半導體器件，通過設置與測定用焊盤等效的偽焊盤，能夠將測定用焊盤附帶的電容除外，利用CBCM法更正確地測定測試用電容的電容值。
根據第二十方案的半導體器件，通過在基準電容側設置和與測試用電容連接的布線圖形的至少一部分等效的偽布線圖形，能夠將布線圖形附帶的電容至少一部分除外，利用CBCM法更正確地測定測試用電容的電容值。
根據本發明的第二十一方案的半導體器件，通過使CBCM用電路和控制電路單一晶片化，能夠無需從外部提供控制信號，進行利用CBCM法的電容值的測定。
根據第二十二方案的半導體器件，能夠通過允許電路選擇性地利用多個部分CBCM用電路。
根據第二十三方案的半導體存儲器件的檢查方法，通過測定具有CBCM用電路的半導體器件的微小布線電容，能夠正確地判斷連接布線的合格·不合格。
根據第二十四方案的半導體存儲器件的檢查方法，通過確定具有CBCM用電路的半導體器件的連接布線的不合格位置，能夠適當地修繕不合格的連接布線。
權利要求
1.一種半導體器件，具有在半導體襯底中形成的絕緣柵型電晶體，用於構成CBCM(基於電荷的電容測量)用電路，其特徵在於，所述絕緣柵型電晶體包括在所述半導體襯底上選擇地形成的柵絕緣膜、在所述柵絕緣膜上形成的柵電極、夾持所述半導體襯底表面內的所述柵電極下的第一導電類型的主體區而形成的第二導電類型源·漏區；所述主體區，在所述源·漏區的附近區域，具有與非附近區域相同的雜質濃度。
2.根據權利要求1的半導體器件，所述源·漏區包括具有第一形成深度的第一部分源·漏區、和具有比所述第一形成深度更深的第二形成深度的第二部分源·漏區；所述第一和第二部分源·漏區，在與所述主體區之間形成第一和第二PN結，所述第二PN結的雜質濃度設定為低於所述第一PN結的雜質濃度。
3.一種半導體器件，具有在半導體襯底中形成的絕緣柵型電晶體，用於構成CBCM用電路，其特徵在於，所述絕緣柵型電晶體包括在所述半導體襯底上形成的規定導電類型的底層；在所述底層上形成的第一導電類型的阱區；在所述阱區上選擇地形成的柵絕緣膜；在所述柵絕緣膜上形成的柵電極；以及在所述阱區的表面內，夾持所述柵電極下的阱區而形成的第二導電類型的源·漏區。
4.根據權利要求1的半導體器件，其特徵在於，還具有在所述半導體襯底中形成的第二絕緣柵型電晶體，用於構成邏輯電路，與第二絕緣柵型電晶體相比，所述絕緣柵型電晶體具有CBCM法確定的電容值測定精度高的電特性。
5.一種半導體器件，具有在半導體襯底中形成的第一絕緣柵型電晶體和第二絕緣柵型電晶體，分別用於構成CBCM電路和邏輯電路，其特徵在於，與第二絕緣柵型電晶體相比，所述第一絕緣柵型電晶體具有CBCM法確定的電容值測定精度高的電特性。
6.根據權利要求5的半導體器件，供給所述第一絕緣柵型電晶體的電源電位不同於所述第二絕緣柵型電晶體的電源電位。
7.根據權利要求5的半導體器件，還具有構成半導體存儲器件的第三絕緣柵型電晶體，所述第一絕緣柵型電晶體的電晶體尺寸與所述第三絕緣柵型電晶體相同。
8.根據權利要求5或7的半導體器件，還具有輸入輸出電路用的第四絕緣柵型電晶體，所述第一絕緣柵型電晶體的電晶體尺寸與所述第四絕緣柵型電晶體相同。
9.一種半導體器件，具有在半導體襯底中形成的、構成CBCM用電路的第一導電類型的第一絕緣柵型電晶體、第二導電類型的第二絕緣柵型電晶體和測試用電容，其特徵在於，所述第一絕緣柵型電晶體，一個電極側與第一電源連接，另一電極與所述測試用電容連接，充電期間處於導通狀態，由第一電源對所述測試用電容進行充電；所述第二絕緣柵型電晶體，一個電極側與第二電源連接，另一電極與所述測試用電容連接，放電期間處於導通狀態，由第二電源對所述測試用電容進行放電；所述半導體器件還具有電源連接切換部，使所述第一電源僅在所述充電期間及其附近期間，與所述第一絕緣柵型電晶體的一個電極電連接，使所述第二電源僅在所述放電期間及其附近期間，與所述第二絕緣柵型電晶體的一個電極電連接。
10.根據權利要求9的半導體器件，所述電源連接切換部包括第一電源連接用絕緣柵型電晶體，介於所述第一電源與所述第一絕緣柵型電晶體的一個電極之間，根據在控制電極接受的第一控制信號進行導通、截止；以及第二電源連接用絕緣柵型電晶體，介於所述第二電源與所述第二絕緣柵型電晶體的一個電極之間，根據在控制電極接受的第二控制信號進行導通、截止。
11.一種半導體器件，CBCM用電路和控制所述CBCM用電路的工作的控制電路內置於一個晶片內。
12.根據權利要求11的半導體器件，所述CBCM用電路包含多個部分CBCM用電路，所述半導體器件還包括分別控制所述多個部分CBCM用電路各自有源狀態的允許電路。
全文摘要
獲得一種具有能夠高精度地測定電容值的CBCM用電路的半導體器件。構成CBCM用電路的MOS電晶體具有以下結構。亦即，在主體區16的表面內選擇地形成源·漏區4、4』，分別形成從相互對置的源·漏區4、4』的前端部延伸的延伸區5、5』。在包含延伸區5、5』的源·漏區4、4』之間的上面形成柵絕緣膜7，在柵絕緣膜7上形成柵電極8。但是，在延伸區5(5』)的前端部和延伸區5的周邊部，不形成相當於比溝道區的雜質濃度更高的已有結構的小袋區6(6』)的區域。
文檔編號H01L29/78GK1438688SQ02140029
公開日2003年8月27日 申請日期2002年12月25日 優先權日2001年12月25日
發明者國清辰也, 永久克己, 山下恭司, 海本博之, 小林睦, 大谷一弘 申請人:三菱電機株式會社