具有自組裝聚合物薄膜的內存裝置及其製造方法
2023-11-01 16:27:12 4
專利名稱：具有自組裝聚合物薄膜的內存裝置及其製造方法
技術領域：
本發明是關於電子內存裝置，尤其關於一種具有聚合物製成的內存裝置。
背景技術：
目前，計算機系統一般都是基於對二元資料的操作。其中邏輯值1是通過高電壓電平(近似Vcc，一般約為3.3或5伏特)來表示，邏輯值0是通過低電壓電平(近似Vss一般約為0伏特或接地)來表示。傳統的隨機存儲內存單元，例如動態隨機存儲內存(DRAM)，是將一電容單元充電至一高電壓電平以存儲邏輯1，且對該電容放電至一低電壓電平來存儲邏輯0。而在動態隨機存儲內存進行讀取時，是通過將電容單元上所檢測到的電壓和高電壓電平Vcc與低電壓電平Vss之間的一參考電壓進行比較，且根據所比較的結果而鎖存高電壓Vcc或低電壓Vss的電平。同樣，將多個輸入輸出數據線設置在近似高電壓電平Vcc或低電壓電平Vss時，動態隨機存儲單元中讀出的資料即可輸出至動態隨機存儲內存之外部及其外圍設備。
對內存存儲容量需求的不斷增長，即會要求每個動態隨機存儲內存晶片可以存儲更多的位數(Bit)。動態隨機存儲內存晶片的位數，可以通過增加動態隨機存儲單元的集成度(即單位晶片面積上所佔有的動態隨機存儲單元數)，或動態隨機存儲單元的容量(即每一動態隨機存儲單元所能存儲的位數)來得到提高。要提升動態隨機存儲單元的集成度，是需要研發更高端的電路設計及製造工藝，以將更小的動態隨機存儲單元集成為更高密度的矩陣。這將會耗時之外，還需要花費昂貴的光刻(photolithographic)工藝和光刻設備。此外，隨著動態隨機存儲單元不斷的變小，且其矩陣密度也不斷增加，則會對其物理組件，如每個電容所能存儲的電荷數，產生更多的限制。
對於易失性存儲內存(Volatile Memory)如動態隨機存儲內存與非易失性存儲內存(Non-volatile Memory)如快閃記憶體(Flash Memory)而言，其都可通過在每內存單元的儲存多個位數(bit)的方式提高內存元件的儲存容量。其中一方法為，將多於傳統的兩個電壓電平存儲在同一內存單元內，且每一電壓電平即表示一個不同的數據值。例如，在一內存單元內，可將所存儲的資料看作是四個可得到的電壓電平中的一個用0伏電壓電平來表示一個兩位的邏輯字「00」，用近似1伏的電壓電平來代表一個邏輯字「01」，用近似2伏的電壓電平來表示一個邏輯「10」，以及用近似3伏的電壓電平來表示一個邏輯「11」。通過這種方式，一個最高位(MSB)與一個最低位(LSB)可以存儲在同一個內存單元中。其中電壓電平的確切值及其數量可根據需要進行設計。
而存有多個值的內存，會在實際執行中產生一系列的問題。例如Murotani等人(1977 IEEE International Solid State Circuit Conference，Digest of Technical Papers，pp.74-75，1977)已提出一種四級電壓的儲存裝置。其中一最高位(MSB)與一最低位(LSB)可存儲在同一個內存單元中，並以作為電容電壓的功函數。該最高位(MSB)是通過檢測到所存儲的電壓，並將其與一大致為Vcc一半的參考電壓做比較而獲得的。在檢測出最高位(MSB)後，最低位(LSB)則是將所存儲的電壓與Vcc一半正負偏移三分之一Vcc後的電壓做比較。該三分之一Vcc的偏移正負號取決於最高位(1，0)。
但為了獲得較強的感測信號，該存儲電容需要有較高的電容值。這也就不可避免會佔用晶片的大量的面積，另一方面，為獲得比較高的電容值，也必須使用具有較高的介電常數的材料，或者可能需結合上述二者。
因此，有必要提供一種性能良好的晶片，其在有效使用晶片面積下而可儲存多個值。
發明內容
本發明要解決的技術問題是提供一種易於製造且提高晶片存儲密度的多位內存單元。
為解決上述技術問題，本發明提供內存單元的製造方法。該方法包括形成一第一電極；通過自組裝在該第一電極上形成內存元件，其中該內存元件包括一僅附著於第一電極並在電場的作用下具有多個可選的電阻值的聚合物；以及在該內存元件上形成一第二電極。
本發明還提供一種內存裝置。該內存裝置包括一可尋址的電晶體數組；一覆蓋該電晶體數組的介電層；若干個觸片，該觸片穿過該介電層連接至該電晶體數組，且至少部分觸片暴露於該介電層外；形成於該部分暴露的觸片上的內存元件，且該內存元件僅形成在觸片上，而非在該介電層上；以及一與每個內存元件接觸的公共電極。
本發明還提供一種內存元件的製造方法。該方法包括形成一電晶體數組；在該電晶體數組上形成一介電層；形成導電觸片與該電晶體數組相接觸並穿過該介電層；在該觸片上通過自組裝形成具有多個可選的電阻值的內存元件；以及在該內存元件上形成與各內存元件相連的一公共電極。
圖1是本發明的內存晶片的示意圖；圖2是圖1中內存晶片一部分的剖面圖；圖3是圖2所示的內存矩陣的側視圖；圖4是在圖3所示的導電插塞上形成阻隔層後的結構示意圖；圖5是在圖4所示的阻隔層上形成粘著層的示意圖；圖6是通過自組裝方法在圖5所示的觸片上形成聚合物內存元件的結構示意圖；圖7是在圖6所示的內存元件上形成公共電極的示意圖；圖8是該自組裝方法的示意圖；和圖9是本發明另一實施例通過自組裝方法形成的導電路徑示意圖。
具體實施例方式
本發明提出且解決關於形成內存單元及內存裝置之問題，包括提供可增加蕊片存儲密度且易於製造的多位內存單元。
本發明的內存裝置包括一可尋址的電晶體數組，一覆蓋該電晶體數組的介電層和若干個觸片。該觸片穿過該介電層連接至該電晶體數組。若干個內存元件(memory element)通過自組裝形成於觸片上。這些內存元件包括一種可根據外加電場而變化其電阻值的材料。根據變化的外加電場，其電阻值可以設定於若干個固定值之一。該若干的電阻值相應於每一內存單元的相應多位值。該內存元件材料可以為共軛聚合物(conjugated polymer)，phtalocyanine和卟啉。通過形成該內存裝置的自組裝方法可提供有效且精緻方法以產生一具有多位內存單元(memory cells)的高緊湊內存元件。
現有的動態隨機存儲內存晶片中，將表示「0」或「1」的電荷存儲在半導體晶元的電容裡。該電荷是藉由控制一場效應電晶體的源極與電容一端相連而注入到電容裡的，該場效應電晶體的漏極可選擇性與一電源Vss相連，而該電容的另一端是與一公用接地端相連。此類組件的結構和操作也為業界所習知。該電容，場效應電晶體及其相互連接都是通過昂貴的光刻方法形成的。
下面將結合附圖對本發明作進一步的詳細說明。
本發明的內存裝置10包括若干個動態隨機存儲單元12。每個動態隨機存儲單元12具有一電晶體14和一內存元件16。在本實施例中，如圖所示共有16個動態隨機存儲單元12。可以理解的是，該動態隨機存儲單元12的數量不應以本實施例為限。該內存裝置10還包括一行解碼器18與一列解碼器20，用於尋址各個存儲單元12。
本發明的內存裝置10還包括一信號地址操作區22(RGA block)，是在直接內存存取(DMA)操作時接收登入地址信號。它可以確定該登入地址信號的目的地址，並在內存單元12中產生存儲資料的動態隨機存儲地址。
每個內存元件16一端與一公共電極38相聯，而另一端與在內存單元12中的一電晶體14相聯。
圖1所示的為該內存裝置的電路示意圖。應當說明的是，該電路示意圖僅是舉例來說明本發明，其它類似電路設計也應在本發明的保護範圍之內。在本實施例中，由電容組成的內存元件系以多位電阻內存元件取代。
圖2所示為沿圖1線III-III所得的部分內存晶片的剖面示意圖，且其並未畫出內存元件16。
如圖所示，一場效應電晶體形成於一p型矽基底22上。且在該基底22上面及其內部形成有電晶體矩陣。應當注意的是，在圖2中，該電晶體並沒有畫出於基底22上，僅畫出了觸片或導電插塞27。該導電插塞27從介電層33延伸至凹陷部32。一般而言，該導電插塞27可以選用任何適合的導電材料，例如鋁或銅。在本實施例中，該導電插塞27為鋁製得的。在該導電插塞27的頂部形成一阻隔層30。該阻隔層30包括有一材料可用於防止該導電插塞27與形成於該阻隔層30上的粘著層間的相互作用。
該公共電極38覆蓋於該內存單元12上。而在圖1中為清楚說明下述之結構，在該內存單元12上未畫出該公共電極38。
下面請參照圖3，圖3為形成有電晶體和電晶體數組的基底22的剖面圖。各個電晶體的源極和漏極24，26形成於門電極28的兩側。如圖所示之觸片25，29，27延伸至電晶體不同組件上。一門介電層，例如氧化矽，系標示為31。該導電插塞27從漏極26延伸至該介電層33的一凹陷部32開口。習用形成該電晶體數組之方法系可應用在此。
如圖4所示，該阻隔層30形成於導電插塞27的頂部。該阻隔層30用於防止該導電插塞27與該粘著層或後續沉積於該粘著層上之聚合材料間的相互作用。在本實施例中，該導電插塞27由鋁製成。而該阻隔層30可由鎢(tungsten)製成，或其它可用於阻隔層30的合適材料也應落落予本發明保護範圍內，然而該阻隔層30必須為導體。
該阻隔層30一般是用蒸鍍方法形成，且其厚度大約為100。而在某些實施例中，可在該阻隔層30上再形成一薄粘著層39，如圖5所示。該粘著層39材料的選擇應使即將沉積於該粘著層的分子薄膜附著於該粘著層39上但卻不附著於介電層33上。例如，假定該導電插塞27是由鋁製成，該絕緣層30是由鎢製成，該粘著層39選由銅製成則比較適合沉積如聚甲基苯基乙炔(polymethylphenylacetylene)，cupperphtalocyanine，等多種分子薄膜。因此，該粘著層39材料的選擇應根據具體需要並由所沈積的分子薄膜材料而定。通過自組裝方法可以使該聚合物分子薄膜僅附著於該粘著層39而不會附著於該介電層33。這使得內存元件精確定位在連接電晶體數組的觸片上。
本發明是通過自組裝的方式在該粘著層39上形成分子薄膜，如此所形成的分子薄膜可根據電場或電流的作用而使其具有阻值可選的屬性。當將該分子薄膜設定在具一特定阻值的狀態下時，該內存元件便將長時間保持該狀態，直至該阻值消失為止。
本發明為使該分子薄膜以自組裝的方式形成於該粘著層39上，本實施例中則將內存矩陣或內存裝置放置在一體積相對較大的腔室內或帶有液態單體的小腔室內。或在該大腔室內，也可放置氣態單體。該內存單元或內存裝置需要在一定的溫度下，例如接近室溫，且在腔室內保持一段時間，例如三小時。當然，根據所選用的不同材料，該溫度和保持時間要相應的改變調整。
在本發明的實施例中，該聚合物分子薄膜可以使用多種材料形成，該聚合物一般為共軛聚合物(conjugated polymer)。本實施例中，該聚合物分子薄膜的材料為phtalocyanine。而在其它實施例中，該聚合物分子薄膜的材料也可以為聚合卟啉(porphyrin)。這些材料已經被揭露於本申請的發明人之一的一篇文章中(「Structural Instability of One-dimensionalSystems as a Physical Principal Underlying the Functioning of MolecularElectronic Devices」)，關於該聚合物分子薄膜的材料詳細細節可以參考這篇文獻。
如圖8所示，為了將聚合物形成於該粘著層上，本發明採用自組裝的方法將內存裝置或內存單元置於盛有氣態單體的一較大體積的腔室50內。該腔室50內也盛有一部份小體積的液態單體52。在本發明的實施例中，該單體為甲基苯基乙炔(methylphenylacetylene)。通過聚合反應，在氣體與固體的接口上會形成一共軛聚合物的薄膜。通過此方法，可以將聚合物薄膜形成在一粗糙表面上，如在本實施例中的電晶體數組的觸片上。
本實施例中單體選用甲基苯基乙炔，所以形成的共軛聚合物薄膜為聚甲基苯基乙炔。其厚度大約為1000。該薄膜只需將內存裝置或內存單元在室溫下置於該腔室50內約3小時後即可形成，該薄膜35系如圖6所示。
在另一實施例中，該聚合物薄膜35也可以用cupperphtalocyanine製得。選用cupperphtalocyanine時，氣態單體可以選用四苯甲腈(tetracyanobenzene)。
應當指出的是，該聚合物薄膜和單體僅僅是舉例來說明本發明，本領域的技術人員所熟悉的類似材料應落入本發明的保護範圍之內，而不應以本實施例為限。例如該共軛聚合物也可以為聚對二甲苯(polyparaphenylene)，polyphenylvenyene，聚苯胺(polyaniline)，聚噻吩(polythiophene)或聚吡咯(polypyrrole)。
如圖7所示，在通過自組裝方法形成於觸片上形成聚合物後，一公共電極形成於各觸片上。該公共電極38可以為任何適合的導電材料，例如鋁，鎢，金，銅等。該公共電極可以用例如蒸鍍方式形成。
當該本發明的內存形成之後，通過外加一定的電場或電流可以獲得不同的電阻。例如，通過寫入相應的電流，可使內存單元具有不同的阻值，例如將300歐姆的電阻值對應「00」值，400歐姆對應「01」值，650歐姆對應「11」值。不同的電阻值可以通過對內存單元提供不同的寫入電流來獲得。
該自組裝方法除了可以用來製造內存裝置，也可以用來形成具可逆程控阻的連接墊或連接路徑。如圖9所示，一矽基底60可通過刻蝕形成一懸垂部62。該懸垂部62可以通過現有各向異性的化學刻蝕或離子束加工形成。再在該懸垂部62上形成若干個相互分離的聚合物薄膜層64作為導電路徑。通過該方法可以避免使用複雜且昂貴的光刻方法。本發明之上述方法通過外加電場或寫入電流實現該導電路徑的接通和斷開，以使該導電路徑具有多個可選的電阻值，實現同一晶片上不同組件間的互聯。
本發明的內存元件可通過自組裝方法快速形成，可以在現有的電晶體數組上形成多位內存單元。這可以有效地增加內存元件的位數(Bit)存儲密度。該自組裝方法也可以使內存單元之聚合物精確的定位於電晶體數組的觸片上。
權利要求
1.一種內存裝置，其包括一可尋址的電晶體數組；一覆蓋該電晶體數組的介電層；若干個觸片，該觸片穿過該介電層而與該電晶體數組連接，且至少部分觸片暴露於該介電層外；形成在該部分外露觸片上的多個內存元件，且該內存單元僅形成在觸片上，而非在該介電層上；以及一與每一內存元件接觸的公共電極。
2.如權利要求1所述的內存裝置，其特徵在於該觸片包括一第一傳導性材料，該第一傳導性材料與該電晶體數組相接觸並穿過該介電層。
3.如權利要求2所述的內存裝置，其特徵在於該內存元件包括一阻值可變的材料，該材料根據外加電場的變化而相應改變其阻值。
4.如權利要求3所述的內存裝置，其特徵在於該材料可被設定且維持在至少三個不同的電阻值之其中之一。
5.如權利要求4所述的內存裝置，其特徵在於該材料具有僅粘附觸片而不粘附介電層的屬性。
6.如權利要求4所述的內存裝置，其特徵在於該材料為共軛聚合物。
7.如權利要求6所述的內存裝置，其特徵在於該共軛聚合物至少為聚對二甲苯，polyphenylvenyene，聚苯胺，聚噻吩或聚吡咯之一。
8.如權利要求4所述的內存裝置，其特徵在於該材料為polymericphtalocyanine。
9.如權利要求4所述的內存裝置，其特徵在於該材料為聚合卟啉。
10.如權利要求3所述的內存裝置，其特徵在於該觸片包括一導電插塞，一置於該導電插塞頂部的阻隔層，以及一位於該阻隔層上的粘著層，其中該導電插塞從電晶體向介電層的頂部延伸。
11.如權利要求10所述的內存裝置，其特徵在於該導電插塞由鋁製成。
12.如權利要求11所述的內存裝置，其特徵在於該阻隔層由鎢製成。
13.如權利要求12所述的內存裝置，其特徵在於該粘著層由銅或銅合金製成。
14.如權利要求13所述的內存裝置，其特徵在於該材料為共軛聚合物。
15.如權利要求13所述的內存裝置，其特徵在於該材料為polymericphtalocyanine。
16.如權利要求13所述的內存裝置，其特徵在於該材料為聚合卟啉。
17.如權利要求13所述的內存裝置，其特徵在於該材料為共軛聚合物，polymeric phtalocyanine，及聚合卟啉中的至少一種。
18.如權利要求17所述的內存裝置，其特徵在於該公共電極是由鋁製成。
19.一種製造內存裝置的方法，該方法包括形成一電晶體數組；在該電晶體數組上覆蓋一介電層；形成導電觸片，該導電觸片穿過該介電層並與該電晶體數組相接觸；在該導電觸片上通過自組裝形成具有多個阻值可選的內存元件；以及，在該內存元件上形成與各內存元件相連的一公共電極。
20.如權利要求19所述的方法，其特徵在於形成內存元件的步驟包括沉積一第一材料，使該第一材料僅粘附於該導電觸片但未粘附於該介電層。
21.如權利要求20所述的方法，其特徵在於該第一材料為共軛聚合物。
22.如權利要求21所述的方法，其特徵在於該共軛聚合物至少為聚對二甲苯，polyphenylvenyene，聚苯胺，聚噻吩或聚吡咯之一。
23.如權利要求20所述的方法，其特徵在於該第一材料為polymericphtalocyanine。
24.如權利要求20所述的方法，其特徵在於該第一材料為聚合卟啉。
25.如權利要求19所述的方法，其特徵在於形成觸片的步驟包括形成一導電插塞，使該插塞的底部與電晶體相連，而在該導電插塞的頂部形成一阻隔層，以及在該阻隔層上形成一粘著層。
26.如權利要求25所述的方法，其特徵在於形成內存元件的步驟包括將該內存元件設置在內容有液態單體的腔室內。
27.如權利要求26所述的方法，其特徵在於形成內存元件的步驟復包括將該內存元件設置在內容有氣態單體的腔室內。
28.如權利要求27所述的方法，其特徵在於該液態和氣態單體為甲基苯乙炔，該內存元件由甲基苯乙炔的共軛聚合物形成。
29.如權利要求28所述的方法，其特徵在於該液態和氣態單體為四苯甲腈，該內存元件由cupperphtalocyanine形成。
30.一種製造內存單元的方法包括形成一第一電極；在該第一電極上以自組裝的方式形成一內存元件，其中該內存元件包括一僅附著於第一電極並在電場的作用下具有多個阻值可選的聚合物；以及在該內存元件上形成一第二電極。
31.如權利要求30所述的方法，其特徵在於該聚合物為共軛聚合物。
32.如權利要求31所述的方法，其特徵在於該聚合物為聚對二甲苯，polyphenylvenyene，聚苯胺，聚噻吩或聚吡咯之一。
33.如權利要求30所述的方法，其特徵在於該聚合物為polymericphtalocyanine。
34.如權利要求33所述的方法，其特徵在於該polymericphtalocyanine為cupperphtalocyanine。
35.如權利要求30所述的方法，其特徵在於該聚合物為聚合卟啉。
全文摘要
具有多位內存單元的內存裝置及製造方法使用自組裝以在觸片上提供聚合物內存單元到電晶體數組。使用自組裝使聚合物內存單元位於電晶體數組的觸片的精確位置。聚合物內存單元根據特定域值上的電流改變電阻值。內存單元隨時間保持電阻係數值。
文檔編號H01L27/28GK1513184SQ02811337
公開日2004年7月14日 申請日期2002年5月7日 優先權日2001年5月7日
發明者J·H·克裡格, J H 克裡格, N·F·尤達諾夫, 尤達諾夫 申請人:先進微裝置公司