具串行輸入/輸出接口的多埠存儲器件的製作方法

2023-11-04 11:51:57

專利名稱：具串行輸入/輸出接口的多埠存儲器件的製作方法
技術領域：
本發明關於一種多埠存儲器件，且更明確地說，關於一種具有用於檢測轉換並行/串行數據的埠的故障而不考慮具有核心的存儲體的故障的串行輸入/輸出(I/O)接口的多埠存儲器件。
背景技術：
通常，包括隨機存取存儲器(RAM)的多個存儲器件具有擁有多個輸入/輸出插針組的單埠。即，提供單埠以用於存儲器件與外部晶片組之間的數據交換。此具有單埠的存儲器件使用並行輸入/輸出(I/O)接口以通過連接至多個輸入/輸出(I/O)插針的信號線同時傳輸多位數據。存儲器件通過多個並行I/O插針與外部器件交換數據。
I/O接口為用以通過信號線來連接具有不同功能的元件器件且精確地傳輸傳輸/接收數據的電子及機械機構。信號線為用於傳輸位址信號、數據信號及控制信號的總線。以下所描述的信號線稱作總線。
並行I/O接口具有高數據處理效率(速度)，因為其可通過多個總線同時傳輸多位數據。因此，並行I/O接口廣泛用於需要高速之短距離傳輸。然而，在並行I/O接口中，用於傳輸I/O數據的總線的數目增加。結果，隨著距離增加，製造成本增加。歸因於單埠之限制，多個存儲器件經獨立地組態以使其在多媒體系統之硬體方面支持各種多媒體功能。在進行用於特定功能的操作時，不能同時進行用於另一功能的操作。
考慮到並行I/O接口之劣勢，已做出許多將並行I/O接口改變成串行I/O接口之嘗試。又，考慮到與具有其他串行I/O接口的器件的相容擴展，需要對半導體存儲器件的I/O環境中的串行I/O接口進行改變。此外，用於音頻及視頻的電氣設備器件嵌入諸如高清晰度電視(HDTV)及液晶顯示(LCD)TV的顯示器件中。因為該電氣設備器件需要獨立的數據處理，所以需要使用多個埠的具有串行I/O接口的多埠存儲器件。
具有串行I/O接口的公知多埠存儲器件包括一處理器，其用於處理串行I/O信號；及一DRAM核心，其用於執行並行低速操作。在相同晶片(即單晶片)上建構處理器及DRAM核心。
圖1為具有串行I/O接口的公知多埠存儲器件的方塊圖。為了闡釋之便利，說明具有兩個埠及四個存儲體的多埠存儲器件。
具有串行I/O接口的多埠存儲器件包括多個串行I/O盤TX0+、TX0-、TX1+、TX1-、RX0+、RX0-、RX1+及RX1-，第一埠PORT0及第二埠PORT1，第一存儲體BANK0至第四存儲體BANK3，全域輸入/輸出(I/O)數據總線PTX00:3、PTX10:3、PRX00:3及PRX10:3。
多埠存儲器件必須被配置以使得通過第一埠PORT0及第二埠PORT1輸入的信號(下文稱作「輸入有效數據信號」)可輸入至所有存儲體BANK0至BANK3，且自第一存儲體BANK0至第四存儲體BANK3輸出的信號(下文稱作「輸出有效數據信號」)可選擇性傳送至所有埠PORT0及PORT1。
為此，第一埠PORT0及第二埠PORT1與第一存儲體BANK0至第四存儲體BANK3通過全域I/O數據總線連接在一起。全域I/O數據總線包括輸入總線PRX00:3及PRX10:3，其用於自第一埠PORT0及第二埠PORT1將輸入有效數據信號傳送至第一存儲體BANK0至第四存儲體BANK3；及輸出總線PTX00:3及PTX10:3，其用於自第一存儲體BANK0至第四存儲體BANK3將輸出有效數據信號傳送至第一埠PORT0及第二埠PORT1。
來自第一埠PORT0及第二埠PORT1的輸入有效數據信號含有關於存儲體選擇信號的數據以用於選擇第一存儲體BANK0至第四存儲體BANK3的相應一個。因此，指示信號存取哪個埠及哪個存儲體通過埠存取的信號被輸入至第一存儲體BANK0至第四存儲體BANK3。因此，通過全域I/O數據總線，埠數據選擇性傳送至存儲體且存儲體數據傳送至第一埠PORT0及第二埠PORT1。
第一埠PORT0及第二埠PORT1的每個均包括串行化器及解串行化器(SERDES)。SERDES並行化通過接收盤RX0+、RX0-、RX1+及RX1-輸入的輸入有效數據信號以通過輸入總線PRX00:3及PRX10:3將並行輸入有效數據信號(根據低速數據通信機制)輸出至第一存儲體BANK0至第四存儲體BANK3的DRAM核心。另外，SERDES根據高速數據通信機制串行化輸出有效數據信號(其通過輸出總線PTX00:3及PTX10:3自第一存儲體BANK0至第四存儲體BANK3的DRAM核心並行輸出)，且將其輸出至傳輸盤TX0+、TX0-、TX1+及TX-。
圖2為圖1中所說明的第一埠PORT0的方塊圖。第二埠PORT1具有與第一埠PORT0之結構相同的結構，且因此第一埠PORT0將作為例示性結構而描述。
第一埠PORT0通過包括傳輸盤TX0+及TX0-及接收盤RX0+及RX0-的串行輸入/輸出(I/O)接口執行與外部器件的數據通信。通過接收盤PX0+及RX0-輸入的信號為串行高速輸入信號，且通過傳輸盤TX0+及TX0-輸出的信號為串行高速輸出信號。通常，高速I/O信號包括用於順利地辨識高速I/O信號之差動信號。通過以「+」及「-」指示串行I/O接口TX0+、TX0-、RX0+及RX0-來區別差動I/O信號。
第一埠PORT0包括一驅動器21、一串行化器22、一輸入鎖存器23、一時鐘脈衝產生器24、一採樣器25、一解串行化器26及一數據輸出元件27。
時鐘脈衝產生器24自外部器件接收參考時鐘脈衝RCLK產生內部時鐘脈衝。
輸入鎖存器23與內部時鐘脈衝同步地鎖存通過輸出總線PTX00:3自存儲體輸出的輸出有效數據信號且將經鎖存的信號傳送至串行化器22。
串行化器22與內部時鐘脈衝同步地串行化自輸入鎖存器23輸入的並行輸出有效數據信號，且將串行輸出有效數據信號輸出至驅動器21。
驅動器21通過傳輸盤TX0+及TX0-將串行化器22所串行化的輸出有效數據信號以差動類型輸出至外部器件。
採樣器25通過接收盤RX0+及RX0-與內部時鐘脈衝同步地採樣自外部器件輸入的外部信號且將經採樣信號傳送至解串行化器26。
解串行化器26與內部時鐘脈衝同步地解串行化自採樣器25輸入的外部信號，且將並行輸入有效數據信號輸出至數據輸出元件27。
數據輸出元件27通過輸入總線PRXO0:3將來自解串行化器26的輸入有效數據信號傳送至存儲體。
以下將詳細描述第一埠PORT0的操作特徵。
首先，將描述解串行化外部信號及通過輸入總線PRX00:3傳送並行輸入有效數據信號的過程。外部信號通過接收盤RX0+及RX0-自外部器件以幀形式高速輸入。
採樣器25與自時鐘脈衝產生器24輸出的內部時鐘脈衝同步地採樣外部信號。採樣器25將經採樣外部信號傳送至解串行化器26。解串行化器26與內部時鐘脈衝同步地解串行化自採樣器25輸入的外部信號，且將經解串行化信號作為並行輸入有效數據信號輸出至數據輸出元件27。數據輸出元件27通過輸入總線PRX00:3將並行輸入有效數據信號傳送至存儲體。
接著，以下將描述串行化通過輸出總線PTX00:3輸出的並行輸出有效數據信號及通過傳輸盤TX0+及TX0-將其傳送至外部器件的過程。
並行輸出有效數據信號通過輸出總線PTX00:3傳送至輸入鎖存器23。輸入鎖存器23與內部時鐘脈衝同步地鎖存輸出有效數據信號且將經鎖存的信號傳送至串行化器22。串行化器22與內部時鐘脈衝同步地串行化自輸入鎖存器23所傳送的輸出有效數據信號以將經串行化的信號傳送至驅動器21。驅動器21通過傳輸盤TX0+及TX0-將經串行化的信號輸出至外部器件。
如以上所描述，公知多埠存儲器件包括具有用於儲存單元數據的DRAM核心的存儲體，及用於以高速串行I/O接口執行與外部器件的數據通信的埠。此多埠存儲器件基於正常操作期間自外部源輸入或輸出至外部目的地的信號識別故障。因此，難以確定故障是發生在埠中還是在具有DRAM核心的存儲體中。

發明內容
因此，本發明之一目標為提供一種能夠檢測轉換並行/串行數據的埠的故障而不考慮具有核心的存儲體的故障的多埠存儲器件。
根據本發明之一態樣，提供一種多埠存儲器件，其包括多個串行輸入/輸出(I/O)數據盤；多個埠，其用於通過串行I/O數據盤執行與外部器件的串行I/O數據通信；多個存儲體，其用於執行與埠的並行I/O數據通信；多個第一數據總線，其用於自埠傳送第一信號至存儲體；多個第二數據總線，其用於自存儲體傳送第二信號至埠；及一切換元件，其響應於一控制信號而連接該第一數據總線與該第二數據總線。
根據本發明之另一態樣，提供一種多埠存儲器件，其包括多個串行輸入/輸出(I/O)數據盤；一測試盤，其接收模式控制信號；多個埠，其用於通過串行I/O數據盤執行與外部器件的串行I/O數據通信；多個存儲體，其用於執行與埠的並行I/O數據通信；多個第一數據總線，其用於自埠傳送第一信號至存儲體；多個第二數據總線，其用於自存儲體傳送第二信號至埠；一測試模式確定元件，其用於響應於通過測試盤自外部器件輸入之模式控制信號來產生測試模式使能信號；及多個切換元件，其用於響應於測試模式使能信號而連接第一數據總線與第二數據總線。


圖1為公知多埠存儲器件的方塊圖；圖2為圖1中所說明的第一埠的方塊圖；圖3為根據本發明之實施例的多埠存儲器件的方塊圖；圖4為圖3中所說明的第一切換元件的電路圖；圖5為圖3中所說明的第二切換元件的電路圖；圖6為圖3中所說明的第一埠的電路圖；圖7為圖3中所說明之每一存儲體的第一輸出驅動器的電路圖；及圖8A及8B分別為圖3中所展示的輸入/輸出總線的電路圖。
具體實施例方式
在下文，將參看隨附圖式詳細描述根據本發明之例示性實施例之具有串行輸入/輸出(I/O)接口的多埠存儲器件。
圖3為根據本發明之實施例的多埠存儲器件的方塊圖。為了闡釋之便利，說明具有兩個埠及四個存儲體的多埠存儲器件。
多埠存儲器件包括多個串行I/O盤TX0+、TX0-、TX1+、TX1-、RX0+、RX0-、RX1+及RX1-，一測試模式控制盤T0，一測試模式確定元件31，第一切換元件32及第二切換元件33，第一埠PORT0及第二埠PORT1，第一存儲體BANK0至第四存儲體BANK3，及多個全域輸入/輸出(I/O)數據總線PTX00:3、PTX10:3、PRX00:3及PRX10:3。
多個串行I/O盤以高速串行I/O接口支持埠PORT0及第二埠PORT1與外部器件之間的數據通信。串行I/O盤包括諸如TX0+、TX0-、TX1+及TX1-之傳輸盤及諸如RX0+、RX0-、RX1+及RX1-之接收盤。傳輸盤TX0+、TX0-、TX1+及TX1-將經串行化的且自第一埠PORT0及第二埠PORT1輸出的信號傳送至外部器件。接收盤RX0+、RX0-、RX1+及RX1-將自外部器件輸入的信號傳送至第一埠PORT0及第二埠PORT1。此處，在正常操作期間，可根據處理數據之位數目來調整接收盤及傳輸盤之數目。為了闡釋之便利，處理數據的單元設定為4位單元。
第一埠PORT0及第二埠PORT1的每個均包括一串行化器及解串行化器(SERDES)。SERDES並行化通過接收盤RX0+、RX0-、RX1+及RX1-輸入的信號，且通過輸入總線PRX00:3及PRX10:3將並行輸入有效數據信號(根據低速數據通信機制)輸出至第一存儲體BANK0至第四存儲體BANK3的DRAM核心。SERDES根據高速數據通信機制串行化並行輸出有效數據信號(其通過輸出總線PTX00:3及PTX10:3自第一存儲體BANK0至第四存儲體BANK3的DRAM核心輸出)，且將其輸出至傳輸盤TX0+、TX0-、TX1+及TX-。
多個全域I/O數據總線包括輸入總線PRX00:3及PRX10:3，其用於自第一埠PORT0及第二埠PORT1將並行輸入有效數據信號傳送至第一存儲體BANK0至第四存儲體BANK3；及輸出總線PTX00:3及PTX10:3，其用於自第一存儲體BANK0至第四存儲體BANK3將並行輸出有效數據信號傳送至第一埠PORT0及第二埠PORT1。
測試模式確定元件31響應於通過測試模式控制盤T0自外部源輸入之測試模式控制信號，產生測試模式使能信號TMEN。測試模式使能信號TMEN確定是否進入測試模式。測試模式使能信號TMEN具有與測試模式控制信號之相位及周期相同的相位及周期，或具有相同周期及不同相位。
第一切換元件32響應於自測試模式確定元件31輸出之測試模式使能信號TMEN，連接第一輸入總線PRX00:3與第一輸出總線PTX00:3。
第二切換元件33響應於自測試模式確定元件31輸出之測試模式使能信號TMEN，連接第二輸入總線PRX10:3與第二輸出總線PTX10:3。
同時，根據本發明之實施例，每一存儲體BANK0至BANK3皆包括第一輸出驅動器DRVP0及第二輸出驅動器DRVP1，以及第一接收器RCVPO及第二接收器RCVP1。第一輸出驅動器DRVPO及第二輸出驅動器DRVP1在測試模式期間不操作，以使得不將自對應的存儲體輸出的並行輸出有效數據信號傳送至輸出總線PTX00:3及PTX10:3。為此目的，基於測試模式使能信號TMEN，控制第一輸出驅動器DRVP0及第二輸出驅動器DRVP1。
圖4為圖3中所說明的第一切換元件32的電路圖。
第一切換元件32包括一反相器INV1及一包括PMOS電晶體及NMOS電晶體之傳送門TG1。反相器INV1使測試模式使能信號TMEN反相以輸出經反相的測試模式使能信號。在測試模式期間，傳送門TG1響應於測試模式使能信號TMEN及經反相的測試模式使能信號將並行輸入有效數據信號自第一輸入總線PRX00:3傳送至第一輸出總線PTX00:3。
當進入測試模式時，啟動測試模式使能信號TMEN。因此，第一切換元件32響應於測試模式使能信號TMEN連接第一輸入總線PRX00:3與第一輸出總線PTX00:3，且因此，將並行輸入有效數據信號自第一輸入總線PRX00:3傳送至第一輸出總線PTX00:3。
在測試模式期間，無並行輸出有效數據信號通過第一輸出總線PTX00:3自每一存儲體輸出，因為通過第一輸出總線PTX00:3與第一埠PORT0連接之每一存儲體的第一輸出驅動器DVRP0不操作。結果，第一埠PORT0串行化通過第一輸出總線PTX00:3自第一切換元件32輸出的數據信號以將其傳輸至傳輸盤TX0+及TX0-。
圖5為圖3中所說明的第二切換元件33的電路圖。
第二切換元件33包括一反相器INV2及一包括PMOS電晶體及NMOS電晶體之傳送門TG2。反相器INV2使測試模式使能信號TMEN反相以輸出經反相的測試模式使能信號。在測試模式期間，傳送門TG2響應於測試模式使能信號TMEN及經反相的測試模式使能信號將並行輸入有效數據信號自第二輸入總線PRX10:3傳送至第二輸出總線PTX10:3。
當進入測試模式時，啟動測試模式使能信號TMEN。因此，第二切換元件33響應於測試模式使能信號TMEN連接第二輸入總線PRX10:3與第二輸出總線PTX10:3，且因此，將並行輸入有效數據信號自第二輸入總線PRX10:3傳送至第二輸出總線PTX10:3。
在測試模式期間，無並行輸出有效數據信號通過第二輸出總線PTX10:3自每一存儲體輸出，因為通過第二輸出總線PTX10:3與第二埠PORT1連接之每一存儲體的第二輸出驅動器DVRP1不操作。結果，第二埠PORT1串行化通過第二輸出總線PTX10:3自第二切換元件33輸出的數據信號以將其傳輸至傳輸盤TX1+及TX1-。
圖6為圖3中所說明的第一埠PORT0的電路圖。第二埠PORT1具有與第一埠PORT0之結構相同的結構，且因此第一埠PORT0將被作為例示性結構來描述。
第一埠PORTO包括串行化器及解串行化器(SERDES)。PORT0包括一驅動器41、一串行化器42、一輸入鎖存器43、一時鐘脈衝產生器44、一採樣器45、一解串行化器46及一數據輸出元件47。
時鐘脈衝產生器44自外部接收參考時鐘脈衝RCLK以產生內部時鐘脈衝。內部時鐘脈衝可包括鎖相迴路(PLL)，其用於產生具有各種周期或預定相位差之多個內部時鐘脈衝；或延遲鎖定迴路(DLL)，其用於通過將參考時鐘脈衝RCLK延遲一預定時間來產生內部時鐘脈衝。同時，提供於第一埠PORT0及第二埠PORT1中之時鐘脈衝產生器可彼此獨立或可共同地共用於一晶片中。
輸入鎖存器43與內部時鐘脈衝同步地鎖存通過第一輸出總線PTX00:3自存儲體輸出的並行輸出有效數據信號，且將經鎖存的信號傳送至串行化器42。
串行化器42與內部時鐘脈衝同步地串行化自輸入鎖存器43輸入的並行輸出有效數據信號，且將串行輸出有效數據信號輸出至驅動器41。
驅動器41通過傳輸盤TX0+及TX0-將串行化器42所串行化的輸出有效數據信號以差動類型輸出至外部器件。
採樣器45通過接收盤RX0+及RX0-與內部時鐘脈衝同步地採樣自外部器件輸入的外部信號，且將經採樣信號傳送至解串行化器46。
解串行化器46與內部時鐘脈衝同步地解串行化自採樣器45輸入的外部信號，且將並行輸入有效數據信號輸出至數據輸出元件47。
數據輸出元件47通過第一輸入總線PRX00:3將來自解串行化器46的並行輸入有效數據信號傳送至存儲體。
以下將詳細描述第一埠PORT0的操作特徵。
首先，將描述解串行化外部信號及通過第一輸入總線PRX00:3傳送並行輸入有效數據信號的過程。外部信號通過接收盤RX0+及RX0-自外部器件以幀形式高速輸入。
採樣器45與自時鐘脈衝產生器44輸出的內部時鐘脈衝同步地採樣外部信號。採樣器45將經採樣外部信號傳送至解串行化器46。解串行化器46與內部時鐘脈衝同步地解串行化自採樣器45輸入的外部信號，且將經解串行化信號作為並行輸入有效數據信號輸出至數據輸出元件47。數據輸出元件47通過第一輸入總線PRX00:3將並行輸入有效數據信號傳送至存儲體。
接著，以下將描述串行化通過第一輸出總線PTX00:3輸出的並行輸出有效數據信號及通過傳輸盤TX0+及TX0-將其傳送至外部器件的過程。
並行輸出有效數據信號通過第一輸出總線PTX00:3傳送至輸入鎖存器43。輸入鎖存器43與內部時鐘脈衝同步地鎖存並行輸出有效數據信號且將經鎖存的信號傳送至串行化器42。串行化器42與內部時鐘脈衝同步地串行化自輸入鎖存器43所傳送的並行輸出有效數據信號且將輸出有效數據信號傳送至驅動器41。驅動器41通過傳輸盤TX0+及TX0-將輸出有效數據信號輸出至外部器件。
圖7為圖3中所說明之每一存儲體的第一輸出驅動器DRVP0的電路圖。第二輸出驅動器DRVP1具有與第一輸出驅動器DRVP0之結構相同的結構，且因此第一輸出驅動器DRVP0將被作為例示性結構來描述。
第一輸出驅動器DRVP0包括多個反相器INV3至INV7、一NAND門NAND1、第一NOR門NOR1及第二NOR門NOR2、一上拉電晶體MP1及一下拉電晶體MN1。
第一反相器INV3使晶片使能信號EN反相。第一NOR門NOR1對第一反相器INV3的輸出及測試模式使能信號TMEN執行NOR運算。即，若當進入測試模式時測試模式使能信號TMEN啟動，則第一NOR門NOR1具有邏輯電平「低」。
第二反相器INV4使第一NOR門NOR1的輸出反相，且第三反相器INV5使自對應的存儲體輸出的單元數據DOUT反相。第二NOR門NOR2對第二反相器INV4及第三反相器INV5的輸出執行NOR運算。第四反相器INV6使第二NOR門NOR2的輸出反相。上拉電晶體MP1包括一接收第四反相器INV6的輸出的門極，及一在源電壓(VDD)端子與輸出節點之間的源極-漏極路徑。因此，若測試模式使能信號TMEN啟動，則第四反相器INV6的輸出具有邏輯電平「高」且因此上拉電晶體MP1斷開。
NAND門NAND1對第一NOR門NOR1及第三反相器INV5的輸出執行一NAND運算。第五反相器INV7使NAND門NAND1的輸出反相。下拉電晶體MN1包括一接收第五反相器INV7的輸出的門極，及一在接地電壓(VSS)端子與輸出節點之間的源極-漏極路徑。因此，若測試模式使能信號TMEN啟動，則第五反相器INV7的輸出具有邏輯電平「低」，且因此下拉電晶體MN1斷開。
因此，在測試模式期間，第一輸出驅動器DRVP0響應於測試模式使能信號TMEN(在測試模式期間以邏輯電平「高」啟動其)不會將自第一存儲體BANK0輸出的單元數據DOUT傳送至第一輸出總線PTX00:3。
另一方面，在正常模式期間，以邏輯電平「低」來撤消測試模式使能信號TMEN。結果，第一輸出驅動器DRVP0向應於晶片使能信號EN將單元數據DOUT傳送至第一輸出總線PTX00:3。此處，晶片使能信號EN為能夠啟動晶片的信號。當晶片使能信號EN經啟動時，晶片進入正常模式。
圖8A及8B分別為圖3中所展示的第一輸入/輸出總線的電路圖。
參看圖8A及8B，輸入總線PRXi0:3及輸出總線PTXi0:3的每個均包括一用於穩定地傳送信號的鎖存器LAT1及LAT2。此處，「i」對應於埠之編號。每一鎖存器LAT1及LAT2可為包含兩個反相器之反相鎖存器(inverter latch)。
在下文，參看圖3至圖8B，將詳細描述對根據本發明之實施例的多埠存儲器件的操作。為了闡釋之便利，處理數據的單元經設定成4位單元。
若測試模式控制信號通過測試模式控制盤T0輸入，則測試模式確定元件31確定晶片的操作模式，即，正常模式及測試模式之一。若測試模式控制信號為邏輯電平「高」，則晶片的操作模式變成測試模式；否則，晶片的操作模式變成正常模式。
首先，若晶片的操作模式為正常模式，則測試模式確定元件31響應於測試模式控制信號撤消測試模式使能信號TMEN。基於測試模式使能信號TMEN，第一切換元件32切斷第一輸入總線PRX00:3與第一輸出總線PTX00:3，且第二切換元件33切斷第二輸入總線PRX10:3與第二輸出總線PTX10:3。在此情況下，通過接收盤RX0+、RX0-、RX1+及RX1-自外部串行輸入的外部信號傳送至第一埠PORT0及第二埠PORT1。
第一埠PORTO及第二埠PORT1之採樣器45與內部時鐘脈衝同步地採樣外部信號。解串行化器46與內部時鐘脈衝同步地解串行化經採樣信號且將並行輸入有效數據信號輸出至數據輸出元件47，以使得將其進一步傳送至每一輸入總線PRXi0:3。若處理數據的單元設定成4位單元，則4位數據總線配置給每一埠PORT0及PORT1。
此時，因為第一切換元件32及第二切換元件33切斷每一輸入總線PRXi0:3與每一輸出總線PTXi0:3，所以施加至每一輸入總線PRXi0:3的並行輸入有效數據信號未傳送至每一輸出總線PTXi0:3，而僅傳送至每一存儲體BANK0至BANK3的第一接收器RCVP0及第二接收器RCVP1。
施加至第一接收器RCVP0及第二接收器RCVP1的並行輸入有效數據信號傳送至DRAM核心之存儲器單元陣列。此時，因為所有埠PORT0及PORT1可存取所有存儲體BANK0至BANK3，所以需要並行輸入有效數據信號對於哪一存儲體而言有效的數據。因此，通過接收盤RX0+、RX0-、RX1+及RX1-輸入的外部信號除了需要處理數據的單元(即4位)以外，還需要具有關於存儲體選擇信號(其用於選擇存儲體的對應一者)的數據的額外位。當輸入包括存儲體選擇信號的外部信號時，第一埠PORT1及第二埠PORT2解碼存儲體選擇信號且通過輸入總線PRXi0:3將存儲體選擇信號傳送至存儲體控制元件(未圖示)。每一存儲體控制元件確定存儲體選擇信號對於其存儲體是否有效。當存儲體選擇信號有效時，通過輸入總線PRXi0:3輸入之其他信號傳送至對應的存儲體。
響應於存儲體選擇信號自DRAM核心之存儲器單元陣列讀取的並行輸出有效數據信號通過輸出總線PTXi0:3傳送至每一埠PORT0及PORT1，且接著由對應的埠加以串行化。結果，並行輸出有效數據信號通過傳輸盤TX0+、TX0-、TX1+及TX1-傳送至外部器件。
接著，若晶片的操作模式為測試模式，則測試模式確定元件41基於測試模式控制信號啟動測試模式使能信號TMEN。因此，第一切換元件32連接第一輸入總線PRX00:3與第一輸出總線PTX00:3，且第二切換元件33連接第二輸入總線PRX10:3與第二輸出總線PTX10:3。在此情況下，第一輸出驅動器DRVP0及第二輸出驅動器DRVP1變成高阻抗狀態，因為上拉電晶體MP1及下拉電晶體MN1基於測試模式使能信號TMEN而斷開。因此，自存儲體BANK0至BANK3的DRAM核心輸出的並行輸出有效數據信號未傳送至輸出總線PTXi0:3。第一埠PORT0及第二埠PORT1之採樣器45與內部時鐘脈衝同步地採樣通過接收盤RX0+、RX0-、RX1+及RX1-自外部器件輸入的外部信號。此處，外部信號為用於測試埠的信號。解串行化器46與內部時鐘脈衝同步地解串行化測試信號。數據輸出元件47將經解串行化測試信號傳送至每一輸入總線PRXi0:3。
通過第一切換元件32及第二切換元件33，將施加於每一輸入總線PRXi0:3上的測試信號傳送至每一輸出總線PTXi0:3。在此情況下，自存儲體BANK0至BANK3的DRAM核心輸出的並行輸出有效數據信號未傳送至輸出總線PTXi0:3，原因是第一輸出驅動器DRVP0及第二輸出驅動器DRVP1變成高阻抗狀態。因此，施加於輸入總線PRXi0:3上的測試信號僅施加至輸出總線PTXi0:3。
埠PORT0及PORT1的輸入鎖存器43與內部時鐘脈衝同步地鎖存施加於輸出總線PTXi0:3上的測試信號。串行化器42與內部時鐘脈衝同步地串行化自輸入鎖存器43輸入的測試信號，且驅動器41通過傳輸盤TX0+、TX0-、TX1+及TX1-將串行化器42所串行化的測試信號輸出至外部器件。
因此，通過接收盤RX0+、RX0-、RX1+及RX1-串行輸入的測試信號被輸出至傳輸盤TX0+、TX0-、TX1+及TX1-。此時，測試信號未經過存儲體，而經過埠，從而將並行數據轉換成串行數據，且反之亦然。結果，測試用於轉換並行/串行數據的埠而不考慮存儲體中DRAM核心的故障系可能的。
為了闡釋之便利，根據本發明之實施例，假設處理數據的單元經設定成4位單元。因此，實施例的多埠存儲器件為每一埠配置一4位輸入總線及一4位輸出總線。
如以上所描述，根據本發明，通過串行I/O接口執行與外部器件的數據通信的多埠存儲器件可測試用於轉換並行/串行數據的埠，而不考慮存儲體中DRAM核心的故障。
本申請案含有與韓國專利申請案第2005-90858號及第2006-32949號(於2005年9月28日及2006年4月11日在Korean Intellectual Property Office提出申請)相關之發明，該申請案整個內容以引用方式併入本文中。
儘管參照本發明的特定實施方式對本發明進行了上述圖示和描述，但本領域技術人員應當理解，在不脫離由所附權利要求書所限定的本發明的精神和範圍的情況下，可以對本發明進行形式和細節上的各種修改。
權利要求
1.一種多埠存儲器件，其包含多個串行輸入/輸出(I/O)數據盤；多個埠，其用於通過該串行I/O數據盤，執行與外部器件的串行I/O數據通信；多個存儲體，其用於執行與該埠並行I/O數據通信；多個第一數據總線，其用於自該埠傳送第一信號至該存儲體；多個第二數據總線，其用於自該存儲體傳送第二信號至該埠；及一切換元件，其用於響應於一控制信號而連接該第一數據總線與該第二數據總線。
2.根據權利要求1的多埠存儲器件，其中該控制信號為一確定測試模式或正常模式的模式使能信號。
3.根據權利要求2的多埠存儲器件，其進一步包含一接收該模式使能信號的測試盤。
4.根據權利要求3的多埠存儲器件，其中在該測試模式期間，該切換元件響應於該模式使能信號而連接該第一數據總線與該第二數據總線，進而將通過該第一數據總線自該埠輸出的該第一信號傳送至該第二數據總線。
5.根據權利要求4的多埠存儲器件，其中該切換元件響應於該模式使能信號而切斷該第一數據總線與該第二數據總線。
6.根據權利要求5的多埠存儲器件，其中該切換元件的每個包括一反相器，其用於使該模式使能信號反相以輸出一經反相的模式使能信號；及一傳送門，其用於在該測試模式期間將來自該第一數據總線中相應的一個的該第一信號中相應的一個傳送至該第二數據總線中相應的一個，且響應於該模式使能信號及該經反相的模式使能信號而在該正常模式期間停止該傳送該第一信號。
7.根據權利要求5的多埠存儲器件，其進一步包含多個輸出驅動器，該輸出驅動器被配置以在該測試模式期間響應於該模式使能信號而中斷該第二信號自該存儲體至該第二數據總線的該傳送。
8.根據權利要求7的多埠存儲器件，其中該輸出驅動器的每個響應於該模式使能信號而在該測試模式期間維持一高阻抗。
9.根據權利要求7的多埠存儲器件，其中該輸出驅動器在該正常模式期間將該第二信號自該存儲體傳送至該第二數據總線。
10.根據權利要求9的多埠存儲器件，其中該輸出驅動器的每個包括一第一反相器，其用於使一用於使能該多埠存儲器件的器件使能信號反相；一第一邏輯門，其對該第一反相器的輸出及該模式使能信號執行一NOR運算；一第二反相器，其用於使該第一邏輯門的輸出反相；一第三反相器，其用於使自該存儲體中相應的一個輸出的單元數據反相；一第二邏輯門，其用於對該第二反相器的輸出及該第三反相器的輸出執行一OR運算；一上拉電晶體，其具有一接收該第三邏輯門的輸出的門極，及一在一源電壓端子與一輸出節點之間的源極-漏極路徑；一第三邏輯門，其用於對該第一邏輯門的輸出及該第三反相器的輸出執行一AND運算；及一下拉電晶體，其具有一接收該第三邏輯門的輸出的門極，及一在一接地電壓端子與該輸出節點之間的源極-漏極路徑。
11.根據權利要求9的多埠存儲器件，其中該埠解串行化自該外部器件串行輸入的輸入信號，以通過該第一數據總線將該第一信號輸出至該存儲體，且串行化通過該第二數據總線自該存儲體並行輸入的該第二信號，以將該經串行化的信號輸出至該串行I/O數據盤。
12.根據權利要求11的多埠存儲器件，其中該埠的每個包括一採樣器，其用於採樣該輸入信號；一解串行化器，其用於解串行化該經採樣輸入信號以輸出該第一信號；一數據輸出元件，其用於並行輸出該第一信號至該第一數據總線；一輸入鎖存器，其用於鎖存通過該第二總線並行傳送的該第二信號；一串行化器，其用於串行化該經鎖存的第二信號；及一驅動器，其用於將該經串行化的第二信號驅動至該串行I/O數據盤。
13.根據權利要求12的多埠存儲器件，其進一步包含一時鐘脈衝產生器，該時鐘脈衝產生器系用於產生一用於使由該埠串行化及解串行化的信號同步的內部時鐘脈衝。
14.根據權利要求13的多埠存儲器件，其中該時鐘脈衝產生器基於一來自一外部器件的參考時鐘脈衝產生該內部時鐘脈衝。
15.根據權利要求13的多埠存儲器件，其中該輸入鎖存器、該串行化器、該採樣器及該解串行化器與該內部時鐘脈衝同步。
16.根據權利要求13的多埠存儲器件，其中該輸入鎖存器在該測試模式期間鎖存由該切換元件中相應的一個通過該第二數據總線所傳送的該第一信號。
17.根據權利要求16的多埠存儲器件，其中該串行化器與該內部時鐘脈衝同步地串行化該輸入鎖存器所鎖存的該第一信號。
18.根據權利要求2的多埠存儲器件，其中該第一數據總線及該第二數據總線的每個均包括一用於穩定地傳送該第一信號或該第二信號的鎖存器。
19.一種多埠存儲器件，其包含多個串行I/O數據盤，其用於提供一串行輸入/輸出(I/O)數據通信；一測試盤，其接收一模式控制信號；多個埠，其用於通過該串行I/O數據盤，執行與外部器件的該串行I/O數據通信；多個存儲體，其用於執行與該埠並行I/O數據通信；多個第一數據總線，其用於自該埠傳送第一信號至該存儲體；多個第二數據總線，其用於自該存儲體傳送第二信號至該埠；一測試模式確定元件，其用於響應於通過該測試盤自一外部器件輸入的該模式控制信號，產生一測試模式使能信號；及多個切換元件，其用於響應於該測試模式使能信號，連接該第一數據總線與該第二數據總線。
20.根據權利要求19的多埠存儲器件，其中該測試模式使能信號確定一測試模式或一正常模式。
21.根據權利要求20的多埠存儲器件，其中在該測試模式期間，該切換元件響應於該測試模式使能信號，連接該第一數據總線與該第二數據總線，進而將通過該第一數據總線自該埠輸出的該第一信號傳送至該第二數據總線。
22.根據權利要求21的多埠存儲器件，其中在該正常模式期間，該切換元件響應於該測試模式使能信號，切斷該第一數據總線與該第二數據總線，以使得不將通過該第一數據總線自該埠輸出的該第一信號傳送至該第二數據總線。
23.根據權利要求22的多埠存儲器件，其中該切換元件的每個均包括一反相器，其用於使該測試模式使能信號反相，以輸出一經反相的測試模式使能信號；及一傳送門，其用於在該測試模式期間將來自該第一數據總線中相應的一個的該第一信號中相應的一個傳送至該第二數據總線中相應的一個，且響應於該測試模式使能信號及該經反相的測試模式使能信號，而在該正常模式期間停止該第一信號的該傳送。
24.根據權利要求22的多埠存儲器件，其進一步包含多個輸出驅動器，該輸出驅動器被配置以在該測試模式期間響應於該測試模式使能信號，而停止該第二信號自該存儲體至該第二數據總線的該傳送。
25.根據權利要求24的多埠存儲器件，其中該輸出驅動器的每個在該測試模式期間響應於該測試模式使能信號而維持一高阻抗。
26.根據權利要求25的多埠存儲器件，其中該輸出驅動器在該正常模式期間將該第二信號自該存儲體傳送至該第二數據總線。
27.根據權利要求26的多埠存儲器件，其中該輸出驅動器的每個均包括一第一反相器，其用於使一用於使能該多埠存儲器件的器件使能信號反相；一第一邏輯門，其對該第一反相器的輸出及該測試模式使能信號執行一NOR運算；一第二反相器，其用於使該第一邏輯門的輸出反相；一第三反相器，其用於使自該存儲體中相應的一個輸出的單元數據反相；一第二邏輯門，其用於對該第二反相器的輸出及該第三反相器的輸出執行一OR運算；一上拉電晶體，其具有一接收該第二邏輯門的輸出的門極，及一在一源電壓端子與一輸出節點之間的源極-漏極路徑；一第三邏輯門，其用於對該第一邏輯門的輸出及該第三反相器的輸出執行一AND運算；及一下拉電晶體，其具有一接收該第三邏輯門的輸出的門極，及一在一接地電壓端子與該輸出節點之間的源極-漏極路徑。
28.根據權利要求26的多埠存儲器件，其中該埠解串行化自該外部器件串行輸入的輸入信號，以通過該第一數據總線將該第一信號輸出至該存儲體，且串行化通過該第二數據總線自該存儲體並行輸入的該第二信號，以將該經串行化的信號輸出至該串行I/O數據盤。
29.根據權利要求28的多埠存儲器件，其中該埠的每個均包括一採樣器，其用於採樣該輸入信號；一解串行化器，其用於解串行化該經採樣輸入信號，以輸出該第一信號；一數據輸出元件，其用於並行輸出該第一信號至該第一數據總線；一輸入鎖存器，其用於鎖存通過該第二總線並行傳送的該第二信號；一串行化器，其用於串行化該經鎖存的第二信號；及一驅動器，其用於將該經串行化的第二信號驅動至該串行I/O數據盤。
30.根據權利要求29的多埠存儲器件，其進一步包含一時鐘脈衝產生器，該時鐘脈衝產生器用於產生一用於使由該埠串行化及解串行化的信號同步的內部時鐘脈衝。
31.根據權利要求30的多埠存儲器件，其中該時鐘脈衝產生器基於一來自一外部器件的參考時鐘脈衝產生該內部時鐘脈衝。
32.根據權利要求30的多埠存儲器件，其中該輸入鎖存器、該串行化器、該採樣器及該解串行化器與該內部時鐘脈衝同步。
33.根據權利要求30的多埠存儲器件，其中該輸入鎖存器在該測試模式期間鎖存由該切換元件中相應的一個通過該第二數據總線所傳送的該第一信號。
34.根據權利要求33的多埠存儲器件，其中該串行化器與該內部時鐘脈衝同步地串行化該輸入鎖存器所鎖存的該第一信號。
35.根據權利要求20的多埠存儲器件，其中該第一數據總線及該第二數據總線的每個均包括一用於穩定地傳送該第一信號或該第二信號的鎖存器。
全文摘要
本發明提供一種多埠存儲器件，其包括多個串行I/O數據盤，其用於提供一串行輸入/輸出(I/O)數據通信；多個埠，其用於通過該串行I/O數據盤，執行與外部器件的該串行I/O數據通信；多個存儲體(memory bank)，其用於執行與該埠之一併行I/O數據通信；多個第一數據總線，其用於自該埠傳送第一信號至該存儲體；多個第二數據總線，其用於自該存儲體傳送第二信號至該埠；及一切換元件，其用於響應於一控制信號而連接該第一數據總線與該第二數據總線。
文檔編號G11C29/00GK1945734SQ20061015939
公開日2007年4月11日 申請日期2006年9月28日 優先權日2005年9月28日
發明者都昌鎬 申請人:海力士半導體有限公司