輸出電路的製作方法

2023-11-09 05:30:27 2

專利名稱：輸出電路的製作方法
技術領域：
本發明是關於半導體集成電路中輸出信號的輸出電路。
背景技術：
在計算機等的電子器件中，信號是在公共總線上傳送的。圖54為表示應用總線的典型接線示例電路圖。信號分別由作為輸出電路的二個三態緩衝器501、502輸出到總線500。上述二個三態緩衝器由CMOS構成，在使能信號EN1、EN2成為有效時，將與輸入信號IN1、IN2相應的信號輸出到上述總線500上，在使能信號EN1、EN2成為無效時其輸出呈高阻狀態。而且在上述二個三態緩衝器501、502上施加有大小各不相同的電源電壓Vcc1，Vcc2。此外，在三態緩衝器中還在電源與輸出端之間插入有寄生二極體503，其極性如圖所示。
這裡，在採用CMOS結構的上述三態緩衝器的場合，如圖55中所示在其輸出級設置有P溝道及N溝道MOS電晶體511、512。其中P溝道MOS電晶體511的柵極控制信號由輸入端接有輸入信號IN及經過反相器513將使能信號EN反相後的輸出信號的＂與非＂門514提供，而N溝道MOS電晶體512的柵極控制信號則由輸入端接有使能信號EN及輸入信號IN的＂或非＂門515提供。從而將P溝道MOS電晶體511的P型漏極擴散層以N溝道MOS電晶體512的N型漏極擴散層連接到輸出端516，而在輸出端516與P溝道MOS電晶體511的柵基間形成寄生Pn結二極體517。前述圖54中的寄生二極體503就是表示這一Pn結二極體。
現在來考慮圖54中一方的三態緩衝器502輸出高電平信號、而另一方的三態緩衝器501輸出呈高阻狀態的情況。此時，在上述二電源電位Vcc1、Vcc2、及MOS電晶體的漏極擴散層與柵基間的Pn結的固定電位Vf之間成為Vcc1＜Vcc2-Vf的關係時，上述二極體503就成為正向偏置狀態，如圖54中所示那樣，電流I就要由Vcc2的電源通過該二極體流向Vcc1的電源。
為了不產生這樣的電流流通，可考慮將連接到輸出端的輸出級僅僅由N溝道MOS電晶體來構成。圖56中就列出了這種例子。在此三態緩衝器的輸出級中設置二個N溝道MOS電晶體518、512。一方的MOS電晶體518的柵極控制信號由輸入端接有使能信號EN及將輸入信號IN反相的反相器513的輸出信號的＂或非＂門519提供。另一方的N溝道MOS電晶體512的柵極控制信號則與圖55的情況相同，由輸入端接有使能信號EN及輸入信號IN的＂或非＂門515提供。
但是，在如圖56那樣輸出級僅由N溝道MOS電晶體構成的情況下，雖然能由輸出端516輸出接地電位，但因無法照原樣輸出電源電位Vcc，而使得N溝道MOS電晶體的閾值部分的信號電平降低。
在上述現有技術中，採用通過總線來連接多個輸出電路時，在給輸出電路提供大小不同的電源電流的情況下會產生在電流之間流過電流的缺陷。而如果使這些電流不流通時，則又會出現在輸出上信號不能作全幅度的變化的缺點。

發明內容
本發明就是以考慮上述這種情況作為出發點，目的在於提供一種既使得輸出能具有信號全幅度的變化、而在採用連接多個輸出的情況下即使供給大小不同的電源電壓亦能防止電源之間流過電流的輸出電路。
一種輸出電路，可以在驅動模式驅動輸出端子，並在高阻抗模式將上述輸出端子設定在高阻抗狀態，其特徵在於包括第一高電位節點，施加以第一高電位；第一和第二基準電位節點，分別施加以第一和第二基準電位；第一MOS電晶體，具有在源極和連接在上述第一高電位節點和上述輸出端子之間的漏極之間的電流通路，柵極和柵基；前置驅動器電路，具有輸出節點，用以產生驅動上述第一MOS電晶體柵極的電位；第一筏道閘門，連接於上述前置驅動器電路的上述輸出端點和上述第一MOS電晶體的上述柵極之間；第二筏道閘門，連接於上述前置驅動器電路的上述輸出端點和上述第一MOS電晶體的上述柵極之間；第三筏道閘門，連接於上述第一MOS電晶體的上述柵基和上述柵極之間；和控制電路，施加以第一和第二基準電位和上述輸出端子的電位；用以根據控制信號，施加為使上述第一筏道閘門導通所必要的、上述輸出端子的電位或第二基準電位至上述第一閥道閘門；用以當第二基準電位施加於上述第一筏道閘門時，根據控制信號，施加為使上述第二筏道閘門導通所必要的第一基準電位至上述第二筏道閘門；和用以當上述輸出端子的電位施加於上述第一筏道閘門時，根據控制信號，施加為使上述第二筏道閘門不通導所必要的電位至上述第二筏道閘門；其中，在上述高阻抗模式，當一個高於上述第一高電位的電位被施加於上述輸出端子時，上述控制電路將上述輸出端子的電位施加於上述第一筏道閘門，將使上述第二筏道閘門不通導的必要的電位施加於上述第二筏道閘門，和將使上述第三筏道閘門導通的必要的電位施加於上述第三筏道閘門；和在上述驅動模式，當使上述第一和第二筏道閘門分別導通的電位，分別被施加於上述第一和第二筏道閘門時，上述控制電路將使上述第三筏道閘門不導通的電位施加於上述第三通筏道閘門。


圖1為第一實施例的詳細電路圖；圖2為形成第一實施例電路的基片斷面圖；圖3為第二實施例的詳細電路圖；圖4為第三實施例的詳細電路圖；圖5為第四實施例的詳細電路圖；圖6為第五實施例的詳細電路圖；圖7為第六實施例的詳細電路圖；圖8為第七實施例的詳細電路圖；圖9為第八實施例的詳細電路圖；圖10為第九實施例的詳細電路圖；圖11為第十實施例的詳細電路圖；圖12為第十一實施例的詳細電路圖；圖13為第十二實施例的詳細電路圖；圖14為表示由上述各實施例電路和適當組合各實施例而成的變型示例電路構成的概略電路圖；圖15為表示由上述各實施例電路和適當組合各實施例而成的變型示例電路構成的概略電路圖；圖16為表示由上述各實施例電路和適當組合各實施例而成的變型示例電路構成的概略電路圖；圖17為表示由上述各實施例電路和適當組合各實施例而成的變型示例電路構成的概略電路圖；圖18為表示由上述各實施例電路和適當組合各實施例而成的變型示例電路構成的概略電路圖；
圖19為表示由上述各實施例電路和適當組合各實施例而成的變型示例電路構成的概略電路圖；圖20為表示由上述各實施例電路和適當組合各實施例而成的變型示例電路構成的概略電路圖；圖21為表示由上述各實施例電路和適當組合各實施例而成的變型示例電路構成的概略電路圖；圖22為表示由上述各實施例電路和適當組合各實施例而成的變型示例電路構成的概略電路圖；圖23為表示由上述各實施例電路和適當組合各實施例而成的變型示例電路構成的概略電路圖；圖24為表示由上述各實施例電路和適當組合各實施例而成的變型示例電路構成的概略電路圖；圖25為表示由上述各實施例電路和適當組合各實施例而成的變型示例電路構成的概略電路圖；圖26為表示由上述各實施例電路和適當組合各實施例而成的變型示例電路構成的概略電路圖；圖27為表示由上述各實施例電路和適當組合各實施例而成的變型示例電路構成的概略電路圖；圖28為表示由上述各實施例電路和適當組合各實施例而成的變型示例電路構成的概略電路圖；圖29為表示由上述各實施例電路和適當組合各實施例而成的變型示例電路構成的概略電路圖；圖30為表示由上述各實施例電路和適當組合各實施例而成的變型示例電路構成的概略電路圖；圖31為表示由上述各實施例電路和適當組合各實施例而成的變型示例電路構成的概略電路圖；
圖32為表示由上述各實施例電路和適當組合各實施例而成的變型示例電路構成的概略電路圖；圖33為表示由上述各實施例電路和適當組合各實施例而成的變型示例電路構成的概略電路圖；圖34為表示由上述各實施例電路和適當組合各實施例而成的變型示例電路構成的概略電路圖；圖35為將上述各實施例電路、概略電路、變型示例作進一步概略表示的電路圖；圖36為將上述各實施例電路、概略電路、變型示例作進一步概略表示的電路圖；圖37為將上述各實施例電路、概略電路、變型示例作進一步概略表示的電路圖；圖38為將上述各實施例電路、概略電路、變型示例作進一步概略表示的電路圖；圖39為將上述各實施例電路、概略電路、變型示例作進一步概略表示的電路圖；圖40為將上述各實施例電路、概略電路、變型示例作進一步概略表示的電路圖；圖41為將上述各實施例電路、概略電路、變型示例作進一步概略表示的電路圖；圖42為將上述各實施例電路、概略電路、變型示例作進一步概略表示的電路圖；圖43為將上述各實施例電路、概略電路、變型示例作進一步概略表示的電路圖；圖44為將上述各實施例電路、概略電路、變型示例作進一步概略表示的電路圖；
圖45為將上述各實施例電路、概略電路、變型示例作進一步概略表示的電路圖；圖46為將上述各實施例電路、概略電路、變型示例作進一步概略表示的電路圖；圖47為將上述各實施例電路、概略電路、變型示例作進一步概略表示的電路圖；圖48為將上述各實施例電路、概略電路、變型示例作進一步概略表示的電路圖；圖49為將上述各實施例電路、概略電路、變型示例作進一步概略表示的電路圖；圖50為提取上述各實施例電路、實施例電路的概略電路、變型示例電路的主要部分的示意圖；圖51為圖50電路的變型示例電路圖；圖52為表示圖51電路中所採用的電位產生電路的構成的斷面圖；圖53為表示圖51電路中的電位產生電路的具體構成；圖54為表示總線應用中的典型連接示例的電路圖；圖55為三態緩衝器的電路圖；圖56為與上述不同的三態緩衝器電路圖。
各圖中P1、P2、P4、P5、P6、P8、 P9、P11、P12、TP1、TP2、TP3、TP4、LP3、LP7、LP12為PMOS電晶體(P溝道MOS電晶體)；N1、N2、TN1、TN2、TN3、TN4為NMOS電晶體(N溝道MOS電晶體)；21為控制電路；22為前置驅動電路；23、24為插入電路。
具體實施例方式
下面參照附圖以實施例來對本發明加以說明。圖1為按照本發明輸出電路的第一實施例的詳細電路圖。這一輸出電路的基本結構是，與前述圖55中所示的現有的電路的情況同樣的輸出級由P溝道及N溝道MOS電晶體組成，採用＂與非＂門、＂或非＂門及反相器等來構成產生驅動二個MOS電晶體的柵極用的控制信號的產生裝置。輸出級的P溝道MOS電晶體(以下將其稱為PMOS電晶體)P1及N溝道MOS電晶體(以下稱NMOS電晶體)的漏極一齊連接到輸出端Y。PMOS電晶體P1的源極連接到電源電位端(VCC)，NMOS電晶體N1的源極連接到接地電位端。
通常的半導體器件中均使得PMOS電晶體的柵基與源極同電位。但在本實施例中PMOS電晶體P1的源極與柵基在電位上是分隔開的。而且包括此PMOS電晶體P1在內，後述所有PMOS電晶體的源極與柵基在電位上全部分隔開，後述的所有PMOS電晶體的柵基均連接在一起。另外，包含NMOS電晶體N1在內的後述所有NMOS電晶體其柵基與源極則均為同電位。
PMOS電晶體TP1和TP2以及NMOS電晶體TN1和TN2組成產生上述PMOS電晶體P1的柵極驅動信號的＂與非＂門。亦即，PMOS電晶體TP1和TP2的源極連接在一起，漏極亦連在一起，此漏極的共同端被連接到上述PMOS電晶體P1的柵極端。而在上述柵極端與接地電位端之間連接有由各自的漏極、源極相串聯的NMOS電晶體TN1、TN2。另外，PMOS電晶體TP1的柵極與NMOS電晶體TN1的柵極連在一起，而在此共同的柵極端上通過反相器INV1加有使能信號/EM。而PMOS電晶體TP2的柵極與NMOS電晶體TN2的柵極連在一起，此共同柵極端被加有輸入信號/IN。＂與非＂門NOR1產生上述NMOS電晶體N1的柵極驅動信號，而輸入使能信號/EN和輸入信號/IN。
上述PMOS電晶體P1的柵極被連接以PMOS電晶體P2的漏極和柵基。此PMOS電晶體P2的源極被連接到電源電位端，柵極被連接到上述輸出端Y。上述PMOS電晶體TP1、TP2的共同源極端連接PMOS電晶體P4的漏極。此PMOS電晶體P4的源極連接到電源電位端。在上述PMOS電晶體P1的柵極與上述輸出端Y間連接以PMOS電晶體P6的源極、漏極。該PMOS電晶體P6的柵極連接到電源電位端。
PMOS電晶體P9和NMOS電晶體N2產生對應於上述反相器INV1的輸出EN、接地電位和上述輸出端Y中的電位的控制信號，PMOS電晶體P9的源極連接到上述輸出端Y，PMOS電晶體P9和NMOS電晶體N2的漏極和柵極互相共同連接，NMOS電晶體N2的源極連接到接地電位端。
此外，PMOS電晶體P8的源極、漏極間，被連接在上述PMOS電晶體P1的柵基和上述PMOS電晶體P4的漏極之間。而且，PMOS電晶體P11的源極、漏極間被連接在電源電位端與上述PMOS電晶體P1的柵基之間。因而，上述PMOS電晶體P9和NMOS電晶體N2的共同漏極端的信號被加給上述PMOS電晶體P11、P4的二個柵極。而上述信號EN則被送至上述PMOS電晶體P8。
這裡，NMOS電晶體通常在P型基片上形成，PMOS電晶體則在N型基片上形成。為了方便於說明在單一基片上形成本實施例電路並構成集成電路的情況，採用如圖2中所示的P型基片。因而，上述各PMOS電晶體均在P型基片11中的N溝道12上形成，NMOS電晶體則在P型基片上形成。如上述那樣，在上述輸出端Y上有可能被被加高於電源電位Vcc的電位。為此，通常不能使用對Vcc偏置的N型基片。因為，在N型基片上形成作為PMOS電晶體的漏極的P型擴散層中，由於在漏極與N型基片間形成寄生Pn結二極體，當輸出端上施加以高於Vcc的電位時就使此寄生Pn結二極體作正向偏置而流過不必要的電流。因而在上述圖1中，PMOS電晶體P1、P2、P4、P6、P8、P9、P11、TP1、TP2的柵基均被附加以表示為N溝道的符號Nwell。而且，上述PMOS電晶體並不一定要在同一N溝道Nwell中形成，在各個別的相互間電氣上相連接的N溝道中形成亦可。而使上述PMOS電晶體TP1和TP2的柵基連接到PMOS電晶體P4的漏極也可。
下面來說明上述輸出電路的操作。在此說明中，Vcc電平作為H，接地電平作為L，PMOS電晶體的閾值電壓以Vtp(Px)表示，其中X＝1，2……。
首先說明當使能信號/EN為L時的使能狀態的操作。在這種情況下與輸入信號/IN的電平相對應地輸出級的PMOS電晶體P1或NMOS電晶體N1中的一個成為導通狀態，輸出端Y上的信號成為H或L。由於/EN成為L，所以反相器INV1的輸出EN成為H。因此NMOS電晶體N2導通，PMOS電晶體P9截止。由此使得PMOS電晶體P11和P4的柵極端成為L而使二個MOS電晶體導通。由於上述二個PMOS電晶體導通，PMOS電晶體的柵基Nwell被上拉至Vcc，因而PMOS電晶體TP1、TP2的晶體同源極端也被上拉至Vcc。而PMOS電晶體P8截止。因而，由PMOS本管TP1和TP2以及NMOS電晶體TN1和TN2組成的＂與非＂門就成為可能的操作狀態。亦即，在使能狀態時，此電路就是處於與通常的三態緩衝器同樣操作的狀態。
下面說明使能信號/EN為H時的禁止狀態的操作。在這種情況下，不管輸入信號/IN的狀態如何，輸出端Y總是高阻狀態。這時由於/EN為H，＂或非＂門NOR1的輸出就成為L，NMOS電晶體N1截止。而在這一電路被使用於如前述圖60中所示的連接到總線上時，按照其他輸出電路的輸出狀態，輸出端Y採取下述三種狀態。即，輸出端Y為L時的第一狀態，輸出端Y為H時的第二狀態，和輸出端Y具有高於Vcc的電平時的第三狀態。
首先，在第一狀態即輸出端Y為L時，由於輸出端Y的L信號而使PMOS電晶體P2導通，PMOS電晶體的柵基Nwell被上拉至Vcc。這時由於EN成為L，NMOS電晶體N2截止，PMOS電晶體P9、P8導通。由於輸出端Y的電位通過PMOS電晶體P9被傳送到PMOS電晶體P11、P4的共同柵極端，所以這一電位就成為Vcc與接地電位的中間電位。由於這一電位，PMOS電晶體P11、P4也成為導通的情況。另一方面，由於PMOS電晶體P8也導通，PMOS電晶體的柵基Nwell的電位，實際上被傳送至PMOS電晶體TP1和TP2的共同源極端。因而，由PMOS電晶體TP1和TP2以及NMOS電晶體TN1和TN2所構成的＂與非＂門成為可能的動作狀態。此時，/EN為高，EN就成為L，因而PMOS電晶體TP1導通，PMOS電晶體P1的柵極端被上拉至Vcc。由此使PMOS電晶體P1截止。而且，/EN為H，＂或非＂門NOR1的輸出成為L，因而NMOS電晶體N1也截止。因此，輸出端Y維持高阻狀態。
第二狀態、即輸出端Y為H時，EN為低，NMOS電晶體N2截止，PMOS電晶體P9、P8一齊導通。而輸出端Y的H信號通過PMOS電晶體P9傳送到PMOS電晶體P4、P11的共同柵極端，其電位就成為Vcc。因而二個PMOS電晶體P4、P11就截止。PMOS電晶體P2亦因輸出端Y的高信號而截止。這時，PMOS電晶體P1的柵基的電位，成為由源極電位Vcc降低一因源極與柵基間所產生的寄生Pn結二極體所產生的內在電位Vf部分即(Vcc-Vf)。而因PMOS電晶體P8導通，此電位(Vcc-Vf)被傳送到構成＂與非＂門的PMOS電晶體TP1和TP2的共同源極端。並因EN為L，PMOS電晶體TP1導通，上述電位(Vcc-Vf)被傳送到PMOS電晶體P1的柵極端。此時，在Vtp(P1)＞-Vf的情況下，雖然在PMOS電晶體P1中有電流流過，藉助將Vtp(P1)設定成為-Vf＞Vtp(P1)而能使這一電流非常小，而能將輸出端Y作為高阻狀態。
第三狀態，即在輸出端Y成為高於Vcc的電平Vy時，在以前情況下電源之間會流過很大的電流。由於在輸出端Y中被加以較Vcc高的電平，當Vy＞Vcct|Vtp(P6)|時，因PMOS電晶體P6導通，PMOS電晶體的柵基Nwell的電位就成為與輸出端Y相同，此柵基Nwell的電位通過PMOS電晶體P8被傳送至PMOS電晶體P4的漏極端，並且與上述同樣地通過PMOS電晶體TP1傳送給PMOS電晶體P1的柵極端。而且由於EN為L，NMOS電晶體N2截止，PMOS電晶體P9、P8一齊導通。輸出端Y的電位通過PMOS電晶體P9被傳送至PMOS電晶體P11、P4的共同柵極端。因而，PMOS電晶體P1、P2、P11、P4的柵極、源極間電壓成為0而分別截止。所以這種情況下輸出端Y也保持高阻狀態。
這樣，上述實施例輸出電路，在使能狀態時輸出端Y能由接地電位至電源電位Vcc作完全的變化，而在禁止狀態時，即使輸出端Y成為高於電源電位Vcc的電位，也不會有電流由輸出端Y至電源電位端流入，在輸出端Y為電源電位Vcc以下的情況時也同樣不會有電流由電源電位端流至輸出端。亦即能維持高阻狀態。
下面利用圖3來說明本發明第二實施例。在上述圖1的實施例中，使能信號/EN在由L變化成H時的情形為，根據電路在使能狀態下輸出信號Y為H的狀態出發來考慮電路在禁止狀態下輸出信號Y變化成H狀態的情況。由於在電路為使能狀態時輸出信號Y成為H，PMOS電晶體P1的柵極端成為L。在電路由使能狀態變成為禁止狀態時，要使PMOS電晶體P1截止，其柵極端就必須成為H。可是，由於在禁止狀態輸出信號Y成為H，NMOS電晶體N2截止後不久，PMOS電晶體P11和P4的輸入柵極端通過PMOS電晶體P9被上拉至H。即，PMOS電晶體P11和P4迅速截止。因而PMOS電晶體P1的柵極端，經由PMOS電晶體P8和TP1如前述那樣被上拉至(Vcc-Vf)的電位。這一電位像前述那樣是因PMOS電晶體P1的柵基和源極間寄生地產生的Pn結二極體中流過電流產生的。可是，這一電流相當於以Vcc電源電位端作發射極、柵基Nwell作基極和前述P型基片作集電極的寄生雙極性電晶體的基極電流，因為發射極-集電極電流在P型基片上流通，就有可能成為引起閉鎖的觸發電流。
因此，在此第二實施例電路中，就是要使得不發生這樣的閉鎖現象。圖3中所示的第二實施例電路與圖1中的不同之處在於，設置有由將前述反相器INV1的輸出反相的反相器INV2及輸入端接有該反相器INV2的輸出和使能信號/EN的＂與非＂門NAND1所組成的信號延遲電路，代替前述反相器INV1的輸出的是將此信號延遲電路的輸出提供給前述PMOS電晶體P9和NMOS電晶體N2的共同柵極端以及前述PMOS電晶體P8的柵極。
在這樣構成的輸出電路中，當使能信號/EN由L變成H時，首先，反相器INV1的輸出EN由H變成L，NMOS電晶體TN1截止，PMOS電晶體TP1導通。由於反相器INV2和＂與非＂門NAND1中存在有門延遲時間，在這時刻＂與非＂門NAND1的輸出EN′還是H，PMOS電晶體P11和P4導通。而PMOS電晶體P8是截止的。如果將上述門延遲時間設定為由PMOS電晶體P4產生的，電流流通中PMOS電晶體P1的柵極端的電位由L上拉到H的時間，就不會有因前述那樣的寄生二極體的電流流通。而在上述門延遲時間之後PMOS電晶體P9和P8導通，NMOS電晶體N2截止。
相反，在使能信號/EN由H變化成L時，首先，反相器INV1的輸出EN由L變成H，NMOS電晶體TN1導通，PMOS電晶體TP1截止。由於＂與非＂門NAND1被輸入以使能信號/EN，信號EN′與信號EN大致同時地由L變成H。從而NMOS電晶體N2導通，PMOS電晶體P9和P8截止。由此，PMOS電晶體P11和P4導通，由PMOS電晶體TP1和TP2以及NMOS電晶體TN1和TN2所組成的＂與非＂門就成為可能動作狀態，成為可接收輸入信號/IN的狀態。
圖4表示本發明第三實施例的輸出電路的構成，與圖3的第二實施例同樣是為避免引起閉鎖情況。圖4中所示的第三實施例電路與圖3中的不同點在於，不採用由上述反相器INV2與＂與非＂門NAND1組成的信號延遲電路，而是採用利用串連連接的二個反相器INV2、INV3來構成前述的信號延遲電路。即，反相器INV2將前述反相器INV1的輸出EN反相，反相器INV3將反相器INV2的輸出反相，來求得前述信號EN′。
在這樣構成的輸出電路中，使能信號/EN由L變為H時的操作與圖3實施例的情況相同。另一方面，在使能信號/EN由H變為L時，信號EN′相對信號EN滯後反相器INV2、INV3的信號傳送延遲時間部分由L變成H。因而，由PMOS電晶體TP1和TP2以及NMOS電晶體TN1和TN2所構成的＂與非＂門，與圖3實施例的情況不同，在滯後2個反相器信號傳送延遲時間部分後成為可能動作狀態，成為能夠接收輸入信號/IN的狀態。
在上述各實施例中，為將PMOS電晶體P1的柵基電位送至其柵極而作開關控制的PMOS電晶體P8的一端，被連接到PMOS電晶體P4的漏極。不過，如在圖5的第四實施例電路中所示那樣，亦可直接連接到PMOS電晶體P1的柵極。而在這樣連接的情況下，使能信號/EN由H變成L，如果輸入信號/IN為H，雖然PMOS電晶體P1的柵極端被下拉到L，PMOS電晶體P8截止的動作滯後，經由此PMOS電晶體P8可能從電源電位端至接地電位端暫時有電流流通。在本實施例電路中，雖然說明了是由反相器INV2和＂與非＂門NAND1組成信號延遲電路，但它亦可如圖4中所示那樣由二個反相器INV2、INV3來組成。
下面利用圖6說明本發明的第五實施例。在上述圖3的實施例電路中，在使能信號/EN成為H的禁止狀態下，輸出端Y的電位如果使得Vcc-|Vtp(P2)|＜Vy＜Vcc時，由於PMOS電晶體P2為截止，PMOS電晶體的柵基Nwell由於前述那樣因寄生Pn結二極體的作用至少被上拉到(Vcc-Vf)。而且，由於PMOS電晶體P8和TP1為導通，PMOS電晶體P1的柵極也成為相同電位。在-Vf＜Vtp(P1)的情況下PMOS電晶體P1導通，在漏極、源極之間可能有電流流通。加之在禁止狀態時輸出端Y的電位Vy在Vcc＜Vy＜Vcc+|Vtp(P6)|的情況下，因PMOS電晶體P6截止，PMOS電晶體的柵基Nwell如前述那樣因寄生Pn結二極體至少被上拉至(Vy-Vt)。而由於PMOS電晶體P8和TP1導通，PMOS電晶體P1的柵極也成為同電位。而在-Vf＜Vtp(P1)的情況下，PMOS電晶體P1導通，在漏極、源極之間就可能有電流流通。
因此，圖6中的實施例電路，就是要使得因輸出端Y的電位產生的經由PMOS電晶體P1流通的上述電流大大減小。圖6中所示實施例電路與圖3中的不同點在於，增加了二個新的PMOS電晶體LP3和LP7。上述一個PMOS電晶體LP3的閾值Vtp(LP3)與前述Vtp(P1)間具有Vtp(P1)≤Vtp(LP3)的關係，源極被連接到電源電位端，漏極、柵極及柵基被連接到前述柵基Nwell。上述另一個PMOS電晶體LP7的閾值Vtp(LP7)與前述Vtp(P1)間具有Vtp(P1)≤Vtp(LP7)的關係，源極被連接到輸出端Y，漏極和柵極被連接到PMOS電晶體P4的漏極，柵基被連接到柵基Nwell。
在這樣的結構中，在使能信號/EN成為H的禁止狀態時輸出端Y的電位Vy具有Vcc-|Vtp(P2)|＜Vy＜Vcc的情況時，PMOS電晶體的柵基Nwell成為上拉至(Vcc-Vf)。在這種情況下，因為存在著Vtp(P1)≤Vtp(LP3)的關係，柵基Nwell的電位V(Nwell)就能成為Vcc-|Vtp(LP3)|≤V(Nwell)＜Vcc的情況。而且由於PMOS電晶體P8和TP1為導通，PMOS電晶體P1的柵極端也與其同電位。因而，PMOS電晶體P1的柵極、源極間電壓Vgs(P1)則與Vtp(LP3)相同，PMOS電晶體P1常常在亞閾值區內工作，從而大大降低前述那樣的電流。
另一方面在禁止狀態時輸出端Y的電位Vy處於Vcc＜Vy＜Vcc+|Vtp(P6)|的情況下，PMOS電晶體柵基Nwell至少被上拉至(Vy-Vf)。這時，因為存在著Vtp(P1)≤Vtp(LP7)的關係，柵基Nwell的電位V(Nwell)就可能成為Vy＜-|Vtp(LP7)|≤V(Nwell)＜Vy。並由於PMOS電晶體P8和TP1導通，PMOS電晶體P1的柵極端則也與其同電位。因此PMOS電晶體P1的柵極、源極間的電壓Vgs(P1)則與Vtp(LP7)相同，PMOS電晶體P1常常在亞閾值區工作，大大地降低了前述那樣的電流。而且上述二個PMOS電晶體LP3、LP7可能作成為具有相同閾值的PMOS電晶體。另外在圖6中雖然是對將PMOS電晶體P7的一端連接到PMOS電晶體P4的漏極時的情況的說明，這與連接到柵基Nwell也是同樣的。
圖7和圖8分別表示本發明第六、第七實施例的電路構成。上述圖6實施例電路中的PMOS電晶體LP3是用於設定PMOS電晶體P1的柵極端的電位的，所以其連接地點在柵基與柵極間的通路當中任何一點都可。因此在圖7的實施例電路中就將此PMOS電晶體LP3的漏極、柵極和柵基連接到PMOS電晶體P4的漏極。而在圖8實施例電路中則是將此PMOS電晶體LP3的漏極和柵基直接連接到PMOS電晶體P4的柵基。而且，在圖4、圖5的各實施例電路中設置與上述二個PMOS電晶體LP3、LP7同樣的結構亦可。
在當上述輸出端Y上的電位Vy較Vcc高或低的情況時，為使上述那樣的電流不再流通，亦即為使產生上述那種狀態的Vy的範圍減小，可採用如下措施。亦就是，在Vcc-|Vtp(P2)|＜Vy＜Vcc和Vcc＜Vy＜Vcc+|Vtp(P6)|的區間中時PMOS電晶體P1中可能有電流流通，為使這一區間減小而增大PMOS電晶體P2與P6的閾值Vtp，即與PMOS電晶體LP3和LP7同樣地，可使得Vtp(P1)＜Vtp(P2)，Vtp(P1)＜Vtp(P6)。
圖9表示本發明第八實施例的電路構成。在這一實施例的輸出電路中，代替設置在前述圖6中的PMOS電晶體LP7的是設置有二個PMOS電晶體LP12和P12。這裡，一個PMOS電晶體LP12的源極連接到前述輸出端Y，柵極和漏極則連接到上述另一PMOS電晶體P12的源極。而PMOS電晶體P12的漏極被連接到PMOS電晶體P1的柵設，在此柵極上被加有前述信號EN。在這樣的輸出電路中，在使能信號/EN成為高的禁止狀態時因上述信號EN而使得上述PMOS電晶體P12處於導通狀態，通過PMOS電晶體LP12將輸出端Y的電位加到PMOS電晶體P1的柵極。在這一實施例中，改變PMOS電晶體LP12和PMOS電晶體P12的串聯連接順序也能取得同樣的效果。
圖10表示本發明第九實施例的電路構成。在這一實施例輸出電路中，是相對前述圖6中實施例電路增加了一新的PMOS電晶體P5。這一PMOS電晶體P5的源極、漏極被連接在輸出端Y與PMOS電晶體P1的柵極之間，柵極則與電源電位端相連接。在這樣的輸出電路中，當使能信號/EN成為H的禁止狀態時，如輸出端Y的電位Vy較電源電位高，柵基Nwell就被上拉至輸出端Y的電位Vy。直流上PMOS電晶體P5的動作與PMOS電晶體P6相同，但在瞬態方向有若干差別。即，在電位Vy高於Vcc時，由於PMOS電晶體P6被直接連接在柵基上，所以能使Vy迅速地跟隨柵基電位。這就具有減少PMOS電晶體P1中產生的寄生pnp雙極性電晶體的基極電流和發射極—集電極間電流的效果，並由於能使流向P型基片的電流減小而且取得防止閉鎖的結果。柵極的電位，因為被經由PMOS電晶體P8和前置驅動電路傳送至PMOS電晶體P1的柵極，其電阻部分使得跟隨Vy的性能惡化。因此，在圖10的實施例電路中將PMOS電晶體P5直接連接到PMOS電晶體P1的柵極，使得跟隨性能較之僅有PMOS電晶體P6的情況亦有改善。
在圖11的本發明的第+實施例電路中，利用將上述PMOS電晶體P5接到PMOS電晶體P4的漏極，來使跟隨性能比僅有P6時有所改善。圖11的本實施例電路中的PMOS電晶體P5的連接與圖10的實施例電路間的差別在於如下所述那樣的瞬變性能上的差異。即，在將PMOS電晶體P5連接到PMOS電晶體P1柵極的情況下，PMOS電晶體P5的源、漏一方的P型擴散層成為P1的柵極端的寄生電容，增加了全信號變化時P1的柵極端的充放電時間，而成為延遲轉換速度的一個因素。另一方面，在將PMOS電晶體P5連接到PMOS電晶體P4的漏極的情況下，由於這一端點不作全信號變化，所以就不成為速度降低的原因。根據上述理由而設置了直流方向動作相同的兩個PMOS電晶體P5和P6。
圖12表示本發明第十一實施例的電路結構。在前述圖5的實施例電路中，取使能信號/EN和輸入信號/IN的＂與非＂邏輯或＂或非＂邏輯來進行輸出級PMOS電晶體P1和NMOS電晶體N1的導通/截止控制，而在本實施例的輸出電路中，則是採取輸入/IN1和IN2兩個信號來作為輸入信號。在此實施例中，前述PMOS電晶體P4的源極不直接連接到電源電位端，而是在此源極與電源電位端之間連接兩個新的PMOS電晶體TP3、TP4的源極、漏極。上述一個PMOS電晶體TP4的柵極輸入作為反相器INV1的輸出的信號EN，另一個上述PMOS電晶體TP3的柵極則輸入有輸入信號/IN2。而前述PMOS電晶體TP1的柵極輸入有信號EN，前述PMOS電晶體TP2的柵極輸入有輸入信號/IN1。針對由前述NMOS電晶體TN1、TN2所組成的串聯電路，並聯連接以一由新的在源、漏極間串聯連接的二個NMOS電晶體TN3、TN4所構成的串聯電路。這些NMOS電晶體TN1、TN2、TN3和TN4的各柵極，分別被提供以/IN2、EN/IN1、EN。而替代驅動NMOS電晶體N1的柵極的前述二輸入＂或非＂門，設置一輸入有上述信號/EN、/IN1、/IN2的三輸入＂或非＂門NOR2。在此實施例電路中，與前述圖10、圖11相同地設置有PMOS電晶體P5。這樣結構的輸出電路，僅僅在輸入信號增加二個這一點上不同外，其基本動作與圖5的實施例電路的情況相同。在其它實施例中也可以作同樣的變型，而且在上述實施例中雖然只表明為三個輸入，但也可能同樣地實行三輸入以上的多輸入的情況的變型。而且亦可將NMOS電晶體TN1和TN2的連接順序或TN3和TN4的連接順序加以改變。而且亦可將NMOS電晶體TN1和TN2的串聯連接點與TN3和TN4的串聯連接點相互連接。
圖13表示本發明第十二實施例的電路構成。在此實施例電路中，與前述實施例中相對應處都給予相同的標號，並省略其說明。按照這一實施例的輸出電路，在PMOS電晶體P1的柵基和柵極之間串聯連接有前述PMOS電晶體P8的源極、漏極，與此同時，由前述PMOS電晶體TP1、TP2及NMOS電晶體TN1、TN2所組成的＂與非＂門NANA2的輸出不再直接輸送至PMOS電晶體P1的柵極，而是通過由NMOS電晶體N3及PMOS電晶體P15、P16所組成的開關電路來提供。即，在上述開關電路內的各MOS電晶體的源、漏之間並行連接以上述＂與非＂門NAND2的輸出端和PMOS電晶體P1的柵基間，並分別在NMOS電晶體N3的柵極上提供有前述＂與非＂門NAND1的輸出EN′，在PMOS電晶體P15的柵極上提供有前述PMOS電晶體P9和NMOS電晶體N2的共同漏極端的電位，在PMOS電晶體P16的柵極上提供有輸入端Y的電位。在此實施例電路中，開關電路內的NMOS電晶體N3按使能信號/EN進行導通/截止控制，PMOS電晶體P15和P16則按使能信號/EN或輸出端Y的電位進行導通/截止控制。
下面在圖14至圖34中說明，在將上述第一至第十二實施例電路及這些實施例作適當組合成的變型示例電路中，在禁止時能在輸出端Y上施加高於電源電位的電路的概略結構。圖14的概略電路例如與前述圖1相對應，圖14中的標號與圖1中的相對應。這裡，控制電路21相當於包含有前述反相器INV1、PMOS電晶體P9和NMOS電晶體N2的電路，前置驅動電路22相當於包含前述PMOS電晶體TP1、TP2的電路。而在這一例子中雖然表示的是MOS電晶體TN1的源極被連接在接地電壓端的狀態，而實際上是通過NMOS電晶體TN2連接的，在NMOS電晶體TN1的源極端上通過該NMOS電晶體TN2被加以接地電位。圖15的概略電路例如對應於前述圖12，圖15中的標號與圖12中的相對應。這裡，控制電路21相當於包含前述反相器INV1、INV2、＂與非＂門NAND1、MOS電晶體P9和NMOS電晶體N2的電路，前置驅動電路22相當於包含前述PMOS電晶體TP1、TP2和NMOS電晶體TN1、TN3的電路，插入電路23相當於由前述PMOS電晶體TP3、TP4組成的電路。而插入電路24雖然在前述圖12中實際上不存在，但該電路可以插入在NMOS電晶體TN2或TN4與接地電壓端之間。
圖16的概略電路為由圖14的電路中去除掉PMOS電晶體P11的電路，該電路例如對應於前述圖1。其中，假定因柵基與Vcc間的寄生Pn結二極體及柵基與輸出端Y間的寄生Pn結二極體產生偏壓。圖17的概略電路為在圖14的電路中增加PMOS電晶體LP3的電路，此電路例如對應於前述圖6。圖18的概略電路是將圖17電路的PMOS電晶體LP3的柵極的連接地點加以改變的電路，此電路例如對應於前述圖8。圖19的概略電路是將圖17電路的PMOS電晶體LP3的柵極的接線地點改變的電路，此電路例如對應於前述圖10。圖20的概略電路為在14電路中增加PMOS電晶體LP12和P12的電路，此電路例如對應於前述圖9。而且PMOS電晶體P12也可以如圖10那樣與前置驅動電路中的一部分電路相兼用。
圖21的概略圖為在圖14電路中增加PMOS電晶體P6的電路，此電路例如對應於圖1。圖22的概略電路是與圖15電路同樣以2個輸入的信號控制輸出級的電路，圖中的標號與圖12中的相對應。與圖15的情況相同，控制電路21相當於包含前述反相器INV1、INV2、＂與非＂門NAND1、PMOS電晶體P9和NMOS電晶體N2的電路，前置驅動電路22相當於包含前述PMOS電晶體TP1、TP2和NMOS電晶體TN3、TN1的電路，插入電路23相當於由前述PMOS電晶體TP3、TP4組成的電路。而插入電路24雖在前述圖12中實際上不存在，但可以插入在NMOS電晶體TN2或TN4與接地電位端之間。圖23的概略電路為在圖16的電路中增加PMOS電晶體P6的電路，此電路例如與前述圖1相對應。圖24的概略電路為在圖21的電路中增加PMOS電晶體LP3的電路，此電路例如與圖6相對應。
圖25的概略電路是將圖21電路的PMOS電晶體LP3的柵極連接地點變更後的電路，此電路例如對應於前述圖8。圖26的概略電路也是將圖21電路的PMOS電晶體LP3的柵極連接地點加以改變的電路，此電路例如相應於前述圖10。圖27的概略電路是在圖25電路中增加PMOS電晶體LP12和P12，此電路例如對應於前述圖9。圖28的概略電路是在圖14電路中增加PMOS電晶體P5，此電路例如對應於前述圖10。這裡，如圖11中所示，被連接到PMOS電晶體P1的柵極的PMOS電晶體P5的一端，連接在由PMOS電晶體P1的柵極至前置驅動電路中的PMOS電晶體P4的漏極的路徑的中間，兼用作前置驅動電路的一部分。
圖29的概略電路為在圖15電路中增加PMOS電晶體P5，與圖15電路同樣以二個輸入信號來控制輸出級。而圖中的標號則與圖12中的相對應。與圖15的情況相同，控制電路21相當於包含前述反相器INV1、INV2、＂與非＂門NAND1、PMOS電晶體P9和NMOS電晶體N2的電路，前置驅動電路22相當於包含前述PMOS電晶體TP1、TP2和NMOS電晶體TN1、TN3的電路，插入電路23相當於由前述PMOS電晶體TP3、TP4所組成的電路，插入電路24雖然圖中實際上不存在，但可插入在前述NMOS電晶體TN2或TN4與接地電位端之間。圖30的概略電路為在圖16電路中增加PMOS電晶體P5，此電路例如對應於前述圖10。
圖31的概略電路是在圖30電路中增加前述PMOS電晶體P11和P13的電路。圖32的概略電路為改變圖31中PMOS電晶體LP3的柵極連接的電路。圖33的概略電路為改變圖31的PMOS電晶體LP3的插入位置的電路。圖34的概略電路為對前述圖27的電路去除PMOS電晶體P6、增加PMOS電晶體P5的電路。
在此，圖35至圖49的電路更概略地表示上述各實施例電路、概略電路和變型電路。
圖35的電路，分別將前述PMOS電晶體P4、P8、P11和NMOS電晶體TN1表示為開關SW1、SW2、SW3和SW4，而開關SW3的一端直接連接到電源電位端。這一電路對應於前述圖5。
圖36的電路為將圖35電路中的開關SW3的一端連接到PMOS電晶體P1的源極端的電路。而且因為圖5的PMOS電晶體P1的源極與PMOS電晶體P11的源極為同一電位，所以未作具體表示。
在上述圖35和圖36的電路中，開關SW1、SW4各自的一端均被連接到規定的電位端。與此相對地，在圖37的電路中，圖35電路內的開關SW1、SW4各自的一端則被連接到電源電位端、接地電位端，與前述圖5相對應。圖38的電路則為在上述圖37的電路中，在開關SW1和電源電位端之間設置有前述插入電路23，與此同時在開關SW4和接地電位端之間設置有前述插入電路24。這一電路雖然是對應於前述圖5和圖12電路的組合電路，但沒有設置相當於插入電路24的電路。
圖39的電路是在前述圖35電路中沒有開關SW3的示例。在這種情況下，雖未特別表示出PMOS電晶體P11，但僅由因寄生Pn結二極體產生的偏置也能夠取得本發明特有的效果。而設置PMOS電晶體P11則為將柵基可靠地上拉至Vcc。
圖40的電路是將圖35電路中的開關SW2的一端不是直接地而是通過前置驅動電路22連接到PMOS電晶體P1的柵極的示例。圖41的電路是針對上述圖35電路將PMOS電晶體LP3的柵極連接到開關SW3的一端的示例。圖42的電路是對圖3 5的電路設置前述PMOS電晶體LP3的示例，此PMOS電晶體LP3的柵極被連接到PMOS電晶體P1的柵極。
圖43的電路是對前述圖35電路增加PMOS電晶體LP12和開關SW5的示例，與前述圖9的電路相對應。此時，上述開關SW5與PMOS電晶體P12相對應。另外，也可將開關SW5的一端連接到柵基。而且也可使開關SW5兼用作前置驅動電路的一部分。
圖44至圖49的各電路分別為在前述前置驅動電路2 2和PMOS電晶體P1的柵極間設置開關的情況示例，這一開關以SW6表示。這些電路對應於前述圖13。圖44的電路是將前述PMOS電晶體P8、P11分別表示為開關SW2、SW3，並將開關SW3的一端直接連接到電源電位端的示例。圖45的電路為將圖44電路內的開關SW3的一端連接到PMOS電晶體P1的源極端的電路。圖46的電路為在前述圖44電路中沒有開關SW3的示例。圖47的電路為對圖44電路設置前述PMOS電晶體LP3的示例，此PMOS電晶體LP3的柵極被連接到PMOS電晶體P1的柵基。圖48的電路為將上述圖47電路中PMOS電晶體LP3的柵極連接到PMOS電晶體P1的柵極的示例。圖49的電路為對前述圖46的電路增加PMOS電晶體LP12和P12的示例。在上述圖35至圖49的電路中雖然是採用的PMOS電晶體，但其亦能適用於N溝道的MOS電晶體的情況。
圖50為將上述各實施例電路、實施例電路的概略或變型示例電路的主要部分提取出來表示的電路。即，本發明的輸出電路如圖中所示PMOS電晶體31的柵基並不與源極相連，二者在電位是分隔開的，而且此PMOS電晶體31的柵基和柵極通過開關32相連接。採取這樣的結構，在開關32閉合時，PMOS電晶體31的柵基與柵極就被設置成同電位。因為在PMOS電晶體31的柵基上產生由源極電位Vs降低一柵基與源極間形成的寄生Pn結二極體的內在電位部分而得的電位(Vs-Vf)，在開關32閉合時PMOS電晶體31的柵極也被設置成該電位。此時，如果與-Vf相比PMOS電晶體31的閾值較小時，亦即在-Vf＞Vtp(31)(Vtp(31)為PMOS電晶體31的閾值)時，此PMOS電晶體31成為截止狀態，源、漏間就沒有電流流通。
在上述圖50的電路中，開關3 2閉合，由PMOS電晶體31自身產生使得PMOS電晶體31截止的電壓。不過，這也可以另外使除PMOS電晶體31外產生上述電位(Vs-Vf)，再通過開關32輸送給PMOS電晶體31的柵基。圖51表示基於這種構想的電路。即，PMOS電晶體31的柵基不連接到源極，雖然在使兩者電位分離這點上相同，但設有新的電位產生電路33，由此電位產生電路33所產生的電位通過開關32被送到PMOS電晶體31的柵極。這裡，上述電位產生電路33產生相當於在PMOS電晶體31的柵基上所發生的前述電位(Vs-Vf)的電位，這一電路例如如圖52中所示，由在形成上述PMOS電晶體31的P型基片11內的N溝道12之外的一N溝道13與在此N溝道13內設置的P型擴散層14所構成的Pn結二極體組成。如圖53中所示那樣，由N溝道13和P型擴散層14構成PN結二極體將PMOS電晶體31的源極電位降低上述內在電壓部分後的電壓被通過開關32送到PMOS電晶體31。而在上述電路中是說明設置Pn結二極體的情況，但是這也可以利用構成PMOS電晶體31之外的一PMOS電晶體的源極或漏極的P型擴散層。
如以上說明的那樣採用本發明的輸出電路，能使得全信號變化輸出，而且即使在連接多個輸出的應用情況下，供給以大小不相同的電源電位時，亦可防止電源間流通電流。
權利要求
1.一種輸出電路，可以在驅動模式驅動輸出端子(Y)，並在高阻抗模式將上述輸出端子設定在高阻抗狀態，其特徵在於包括第一高電位節點，施加以第一高電位；第一和第二基準電位節點，分別施加以第一和第二基準電位；第一MOS電晶體(P1)，具有在源極和連接在上述第一高電位節點和上述輸出端子(Y)之間的漏極之間的電流通路，柵極和柵基；前置驅動器電路(22，NAND2)，具有輸出節點，用以產生驅動上述第一MOS電晶體(P1)柵極的電位；第一筏道閘門(P15)，連接於上述前置驅動器電路(22，NAND2)的上述輸出端點和上述第一MOS電晶體(P1)的上述柵極之間；第二筏道閘門(N3)，連接於上述前置驅動器電路(22，NAND2)的上述輸出端點和上述第一MOS電晶體(P1)的上述柵極之間；第三筏道閘門(P8)，連接於上述第一MOS電晶體(P1)的上述柵基和上述柵極之間；和控制電路(P9，N2，NAND1，INV2)，施加以第一和第二基準電位和上述輸出端子的電位；用以根據控制信號(/EN)，施加為使上述第一筏道閘門(P15)導通所必要的、上述輸出端子(Y)的電位或第二基準電位至上述第一閥道閘門；用以當第二基準電位施加於上述第一筏道閘門(P15)時，根據控制信號，施加為使上述第二筏道閘門(N3)導通所必要的第一基準電位至上述第二筏道閘門；和用以當上述輸出端子(Y)的電位施加於上述第一筏道閘門(P15)時，根據控制信號，施加為使上述第二筏道閘門(N3)不通導所必要的電位至上述第二筏道閘門；其中，在上述高阻抗模式，當一個高於上述第一高電位的電位被施加於上述輸出端子(Y)時，上述控制電路(P9，N2，NAND1，INV2)將上述輸出端子(Y)的電位施加於上述第一筏道閘門(P15)，將使上述第二筏道閘門(N3)不通導的必要的電位施加於上述第二筏道閘門，和將使上述第三筏道閘門(P8)導通的必要的電位施加於上述第三筏道閘門；和在上述驅動模式，當使上述第一和第二筏道閘門(P15，N3)分別導通的電位，分別被施加於上述第一和第二筏道閘門時，上述控制電路將使上述第三筏道閘門(P8)不導通的電位施加於上述第三通筏道閘門。
2.根據權利要求1的輸出電路，其特徵在於，還包括第三基準電位節點，施加以第三基準電位；和第四筏道閘門(P11)，連接於上述第三基準電位節點和上述第一MOS電晶體的柵基之間，並根據控制信號(/EN)被施加所述輸出端子的電位或第二基準電位。
3.根據權利要求1的輸出電路，其特徵在於第一高電位和第一基準電位設定在第一電源電位，第二基準電位設定在第二電源電位，並且第二電源電位低於第一電源電位。
4.根據權利要求1的輸出電路，其特徵在於當上述輸出端子(Y)的電位從上述控制電路(P9，N2，NAND1，INV2)施加於上述第一筏道閘門(P15)，和使上述第二筏道閘門(N3)不通導的必要的電位施加於上述第二筏道閘門時，上述前置驅動器電路(22，NAND2)將上述MOS電晶體的源極和柵極之間的電位差改變到實質上是零；和其後，上述控制電路(P9，N2，NAND1，INV2)施加上述輸出端子(Y)的電位至上述第一筏道閘門(P15)，以代替第二基準電位，由此而使上述第三筏道閘門(P8)導通。
5.根據權利要求1的輸出電路，其特徵在於，還包括第二MOS電晶體(LP3)，其具有源極連接至上述第一基準電位節點或上述第一MOS電晶體(P1)的源極，漏極和柵極都是連接至上述第一MOS電晶體(P1)的柵基；所述第二MOS電晶體(LP3)具有的閥值電壓在絕對值上等於或小於上述第一MOS電晶體的閾值電壓。
6.根據權利要求1的輸出電路，其特徵在於，還包括第二MOS電晶體(LP12)，具有連接至上述輸出端子(Y)的源極，和都是連接至上述第一MOS電晶體(P1)的柵基的漏極和柵極；所述第二MOS電晶體(LP12)具有的閾值電壓在絕對值上等於或小於上述第一MOS電晶體的閾值電壓。
7.根據權利要求1的輸出電路，其特徵在於上述第一MOS電晶體(P1)，上述第一筏道閘門(P15)和上述第三筏道閘門P8)各由具有互相連接的柵基的P溝道MOS電晶體構成，而上述第二筏道閘門(N3)由N溝道MOS電晶體構成。
8.根據權利要求1的輸出電路，其特徵在於，還包括N溝道MOS電晶體(N1)，具有連接至上述輸出端子(Y)的漏極和連接至施加了第一低電位的第一低電位節點的源極。
9.根據權利要求1的輸出電路，其特徵在於，還包括控制MOS電晶體(P5，P6)，具有連接至上述第一MOS電晶體(P1)的柵極或柵基的源極，連接至上述輸出端子(Y)的漏極，和連接至上述第一基準電位節點的柵極。
10.根據權利要求9的輸出電路，其特徵在於當上述輸出端子(Y)的電位從上述控制電路(P9，N2，NAND1，INV2)施加於上述第一筏道閘門(P15)，和使上述第二筏道閘門(N3)不通導的必要的電位施加於上述第二筏道閘門時，上述前置驅動器電路(22，NAND2)將上述MOS電晶體的源極和柵極之間的電位差改變到實質上是零；和其後，上述控制電路(P9，N2，NAND1，INV2)施加上述輸出端子(Y)的電位至上述第一筏道閘門(P15)，代替第二基準電位，由此而使上述第三筏道閘門(P8)導通。
11.根據權利要求9的輸出電路，其特徵在於上述控制MOS電晶體(P5，P6)由P溝道MOS電晶體構成，其柵基連接至上述第一MOS電晶體(P1)的柵基。
全文摘要
本發明提供的輸出電路能夠作全信號變化輸出，同時在連接多個輸出的應用場合，即使供給大小不同的電源電位也能防止電源之間電流的流通。其輸出級由P溝道和N溝道NOS電晶體P1、N1組成，產生用來驅動二個MOS的電晶體柵極的控制信號的產生裝置則由「與非」門、「或非」門NOR1和反相器INV1來構成。輸出級的P溝道電晶體P1其源極和柵基在電位上是分隔開的，在此MOS電晶體P1的柵基與柵極之間連接以P溝道MOS電晶體P8的源極、漏極。
文檔編號H03K19/0185GK1492587SQ02106949
公開日2004年4月28日 申請日期1995年2月16日 優先權日1994年2月16日
發明者茂原宏, 衣笠昌典, 典 申請人:株式會社東芝