一種數字時分交換網絡的製作方法
2023-12-02 06:35:06 1
專利名稱：一種數字時分交換網絡的製作方法
技術領域：
本發明涉及程控數字交換技術，具體涉及大容量數字時分交換網絡實現技術。
背景技術：
目前國內外大容量局用交換機的交換網絡通常是由T-Sn-T或T-Tn-T(n≥1)構成的多級交換網絡，這種多級形式的交換網絡存在著許多固有問題如體積龐大，節點多，可靠性低，交換存在時隙阻塞，時延大，不支持n×64Kb/s交換等等，很難滿足現代電信應用。
從理論上說，多級交換網絡的許多缺點是可以通過單級T型交換網絡來克服的。因此，設計出一種結構簡單的單T大容量交換網絡一直是本領域的研究人員所追求的目標。起初，這一工作基本上都是圍繞著專用交換晶片來開展的。但是用專用交換晶片來構成大容量單T網絡是不可能做得很大的，主要原因有兩點首先，單片專用晶片的容量由於受到內部存儲單元的速度的限制，容量不可能做得很大，目前容量最大的是加拿大MITEL公司生產的專用交換晶片MT90820，其容量也僅為2K×2K；其次，採用專用交換晶片進行「拷貝T」的方法，利用串行總線方式構成交換矩陣，雖可以在一定程度上擴大容量，但是，該方法所用專用交換晶片數目呈n2增長，容量增長有限，並且成本極其昂貴，如採用「拷貝T」的方法構成8K×8K交換網，需要用16片MT90820構成4×4的交換矩陣，已經達到一塊單板的極限。
為此，近年來本領域的研究人員又提出了其它一些構成大容量單T交換網絡的方案，雖有改進，但仍然存在著一些缺點有的不能支持n×64kb/s數據交換；有的要通過軟體配合才能實現無阻塞交換，大大犧牲了效率，如申請號為95107865.8的中國專利申請介紹的大容量數字時分T型交換網絡；有的是利用統計復用的原理，不能獨立構成網絡，只能用於交換系統，如申請號為95118474.1的中國專利申請介紹的一種集中/分布式高速數字T型交換網絡。
後來又出現了在並行總線上構成交換矩陣的方法，該方法是將數據存儲單元構成矩陣，使得單板的容量有一定程度的增加，但是，其數據存儲單元的數目仍然以n2增長，容量增長很快就達到極限，一般最大也就是16K×16K的交換能力，並且PCB板非常大，成本很高，在性能上話音交換延時很大。另外，由於器件多，造成可靠性降低，功耗增大。
申請號為99109931.1的專利申請提出了採用數據存儲單元壓縮矩陣辦法雖然可以使數據存儲單元成n倍增長，但是隨著交換容量的增加和受到器件位寬限制，使得數據存儲單元矩陣增長很快達到極限。
圖1給出的是傳統的T型交換網絡的結構圖。輸入HW線進行串/並轉換之後產生的是8位並行數據，因此採用8位寬度的數據存儲單元。如有n組並行數據，則需要n個數據存儲單元才能存下所有數據。為了構成交換網絡，則需要n行乘n列數據存儲單元矩陣。如果輸入HW線的速率不變的情況下，隨著單板容量的增大，存儲矩陣以平方倍增長，在單板上已不可能實現。這種設計方法實現成本極高，功耗大，系統可靠性低。
發明內容
本發明所要解決的技術問題是減小數據存儲器(DM)矩陣的規模，克服大容量時分交換網絡在單板上不能實現的問題。
本發明構造的數字時分交換網絡，包括串/並轉換模塊21，m幀轉1幀模塊22，復用器23，數據存儲器(DM)矩陣24，接續控制存儲器(CM)25，分路器26，1幀轉m幀模塊27，並/串轉換模塊28，(m＝2kk是自然數)所述的串/並轉換模塊21把m組8路串行的數據轉換成m路並行的8比特並行時隙數據(m＝2kk是自然數)。
所述的m幀轉1幀模塊22由雙埠存儲器和讀寫地址發生器組成。如果一幀的數據量是2i(i是大於等於5的自然數)，為了避免讀寫發生衝突，存儲器的容量增加一倍，存儲器採用容量為2i+k+1的雙埠RAM。完成將m幀中相同位置時隙的數據集中到一起輸出。m幀時隙數據在寫入地址控制下順序寫入雙埠RAM，讀出時將m幀中相同位置的時隙集中在一起順序讀出，經過m幀轉1幀模塊並行的m幀8比特時隙數據重新排列，位於m幀中的相同位置的時隙變成了m個連續輸出的時隙。
讀寫地址有多種算法，下面的算法是其中之一。
設存儲器的寫地址用符號(AW[i+k+1]AW[i+k]...AW[1])表示，AW[i+k+1]是最高位，AW[1」是最低位。
設存儲器的讀地址用符號(AR[i+k+1]AR[i+k]...AR[1])表示，AR[i+k+1]是最高位，AR[1]是最低位。
讀寫地址發生器採用一個寬度為i+k+1的計數器和一個反相器產生。
計數器輸出的數據用(C[i+k+1]C[i+k]...C[1])表示，C[i+k+1]是最高位，C[1]是最低位。
寫入地址順序接到計數器的輸出端，即AW[x]＝C[x]，(x是小於i+k+2的自然數)。
讀出地址的最高位通過反相器接到計數器的最高位。即AR[i+k+1]＝not C[i+k+1]。
計數器的其他位通過循環右移位k位後接到讀出地址的其他位。
即AR[x]＝C[y](當x＜i時y＝x+k當x＞＝i時y＝x-i；x，y均為小於i+k+1的自然數)。
所述的復用器23功能有兩種功能(1)將m幀中相同位置的時隙轉換成m×8比特並行時隙。(2)將m組輸入的8比特並行的時隙復用到一條高速寬度m×8比特的並行總線上(m和m幀轉1幀模塊中的m相同)將所述1條高速寬度為m×8比特的時隙數據送入數據存儲器矩陣(24)，在接續控制存儲器(25)控制下進行交換，交換後的數據由數據存儲器矩陣(24)輸出，所述的分路器26功能與復用器23功能相反(1)將數據存儲器矩陣(24)輸出的1條高速寬度為m×8比特的時隙數據通過分路器(26)分成m組低速的寬度為m×8的時隙數據；(2)將每個m×8比特並行時隙轉換成m個連續的8比特並行時隙。
所述的1幀轉m幀模塊27由雙埠存儲器和讀寫地址發生器組成。將m個連續的8比特並行時隙數據分配到m幀中的每一幀對應時隙輸出。這是通過一定算法產生的讀寫地址來讀寫雙埠RAM實現的。雙埠RAM的讀寫地址發生算法和m幀轉1幀中的讀寫地址發生算法相同，只是讀寫地址要互相交換。
所述的並/串轉換模塊把m組8比特並行時隙數據轉換成m×8路串行時隙輸出。
採用本發明所述的技術方案，將多幀相同位置中的時隙拼成1個寬度為m*8的時隙進行交換，使得交換矩陣的規模可以減小到原來的1/m2，在單板上可以實現大容量單T結構時分無阻塞交換，大幅度的降低成本和功耗，提高可靠性。
圖1是傳統的T型交換網絡的原理結構2是本發明T型交換網絡的原理結構3是本發明實施例32K×32K時隙T型交換網絡具體實施方式
下面結合附圖對本發明作進一步的詳細說明。
本發明中把m幀的相同位置的輸入時隙拼成m×8比特的位寬，這樣每次交換以拼合而成m×8比特的時隙為單位進行，輸出時再把m×8比特時隙的幀轉換成m幀8比特時隙輸出，儘管整個交換過程的延時增加了，但是可以減小DM矩陣的規模，傳統T網的n×n的DM矩陣可以由此簡化為1×1的DM矩陣。
在圖2所示的本發明的原理結構圖中，輸入的HW線分成m組，每組經過一個串/並轉換模塊21輸出寬度為8比特的並行數據。這些數據各自獨立地存入m幀轉1幀模塊22，m幀轉1幀模塊將m幀中的時隙數據重新排列，依次輸出m幀中相同時隙的數據。復用器23首先把k路輸入中每一路輸入的連續m個8比特時隙數據拼接成一個位寬為m×8的時隙數據，然後依次輸出m個位寬為m×8的時隙數據。
本發明通過以上步驟將m組串行8比特時隙數據被轉化m個位寬是m×8的並行時隙數據。這樣可以選擇位寬是m×8單個存儲單元作為數據存儲單元(24)，在接續控制存儲的控制下每次以m×8比特的時隙為單位進行交換，由此將存儲矩陣的大小縮減成原來的1/m2。
按照本發明所述技術方案可以在單板上布置大容量數字時分網絡，可以實現16k×16k，32K×32K，64K×64K，128K×128K，256K×256K的交換。
圖3是本發明的實施例之一。採用本發明所述技術方案，當m＝4時，實現32K×32K時隙T型交換網絡。
它包括串/並轉換模塊31，4幀轉1幀模塊32，復用器33，數據存儲器34，接續控制存儲器35，分路器36，1幀轉4幀模塊37，並/串轉換模塊38。
串/並轉換模塊負責輸入的32條64Mb/s速率的HW線的串並轉換，它包括4個串並轉換單元，分別負責8條HW線的串並轉換，每個串/並轉換單元輸出8比特並行時隙數據。
4幀轉1幀模塊32負責將4幀的並行時隙數據重新排序輸出，使得四幀中處於相同位置的時隙順序輸出。
復用器33負責將4路4幀相同時隙的8比特數據轉換成4個32比特的時隙數據輸出。
數據存儲器34，接續控制存儲器35負責以32比特為交換單位進行時隙交換。
分路器36負責將4個32比特的時隙數據轉換成為4路8比特的時隙數據。
1幀轉4幀模塊負責將8比特時隙數據重新排序，將四個連續的時隙分到四幀中輸出。
並/串轉換模塊包括4個並/串轉換單元，每個並/串轉換單元負責將8比特的並行數據轉換成8條64Mb/s的串行HW線。
本實施例可以將數據存儲器矩陣的規模減小為原來的1/16。
權利要求
1一種數字時分交換網絡，包括串/並轉換模塊(21)，數據存儲器矩陣(24)，並/串轉換模塊(28)，其特徵是還包括m幀轉1幀模塊(22)，復用器(23)，接續控制存儲器(25)，分路器(26)，1幀轉m幀模塊(27)，對輸入的m條HW線通過串/並轉換模塊(21)進行串/並轉換，輸出m組8比特並行時隙數據，對每組8比特時隙通過m幀轉1幀模塊(22)，採用存儲m幀數據和讀寫算法，把m幀中同時隙的數據拼成一幀寬度為m×8比特的時隙數據，通過復用器(23)對m組寬度為m×8比特的時隙數據進行m路高速復用，形成1條高速寬度為m×8的時隙數據，將所述1條高速寬度為m×8比特的時隙數據送入數據存儲器矩陣(24)，在接續控制存儲器(25)控制下進行交換，交換後的數據由數據存儲器矩陣(24)輸出，將數據存儲器矩陣(24)輸出的1條高速寬度為m×8比特的時隙數據通過分路器(26)分成m組低速的寬度為m×8比特的時隙數據，所述每組寬度m×8比特時隙通過1幀轉m幀模塊(27)轉換成m幀的8比特並行時隙數據，所述每組8比特並行時隙數據通過並/串轉換模塊(28)轉換成m條HW線。
2如權利要求1所述的數字時分交換網絡，其特徵是m＝2kk是自然數。
3如權利要求1或2所述的數字時分交換網絡，其特徵是所述m幀轉1幀模塊(22)，由雙埠存儲器和讀寫地址發生器組成，將m幀中相同位置時隙的數據集中到一起輸出；所述1幀轉m幀模塊(27)由雙埠存儲器和讀寫地址發生器組成，將m個連續的8比特並行時隙數據分配到m幀中的每一幀對應時隙輸出。
全文摘要
本發明公開了一種數字時分交換網絡，包括串/並轉換模塊(21)，數據存儲器矩陣(24)，並/串轉換模塊(28)，m幀轉1幀模塊(22)，復用器(23)，接續控制存儲器(25)，分路器(26)，1幀轉m幀模塊(27)。採用本發明所述的技術方案，將多幀相同位置中的時隙拼成1個寬度為m*8比特的時隙進行交換，使得交換矩陣的規模可以減小到原來的1/m
文檔編號H04L5/22GK1499893SQ0214529
公開日2004年5月26日 申請日期2002年11月9日 優先權日2002年11月9日
發明者王曉耘, 陳飛, 李碧輝, 李迎風, 王吉文 申請人:深圳市中興通訊股份有限公司