一種dmos管的製造方法及裝置製造方法
2023-11-11 03:34:47 1
一種dmos管的製造方法及裝置製造方法
【專利摘要】本發明公開了一種DMOS管的製造方法及裝置。所述製造方法包括：在N型襯底表面製作外延層；在所述外延層表面形成場氧化層，其中，所述外延層表面包括第一區域和第二區域；只對所述第一區域中的場氧化層進行光刻，形成第一區域溝道，使得第二區域對應的場氧化層得以保留。
【專利說明】一種DMOS管的製造方法及裝置
【技術領域】
[0001]本發明涉及半導體製造領域，尤其涉及一種DMOS管的製造方法及裝置。
【背景技術】
[0002]DMOS器件是由成百上千的單一結構的DMOS單元所組成的。這些單元的數目是根據一個晶片所需要的驅動能力所決定的，DMOS的性能直接決定了晶片的驅動能力和晶片面積。
[0003]DMOS與CMOS器件結構類似，也包括有源、漏、柵等電極。衡量一個DMOS的主要技術指標有:導通電阻、閾值電壓、擊穿電壓等。其中，導通電阻是指在器件工作時，從漏到源的電阻。對於DMOS器件應儘可能減小導通電阻，因為，在當導通電阻很小時，DMOS器件就會提供一個很好的開關特性，即:在漏源之間的導通電阻小時，就會有較大的輸出電流，從而可以具有更強的驅動能力。
[0004]在功率應用中，由於DMOS器件採用垂直器件結構，因此具有很多優點，包括高電流驅動能力、低Rds導通電阻和高擊穿電壓等。由於DMOS器件具有較高的切換頻率及切換過程中有較低的消耗功率，故被認為極適用於當作切換動作的理想半導體元件。
[0005]在DMOS器件中柵極氧化層的厚度與柵極電容量呈反比，氧化層厚度越厚則電容量越小。由於DMOS器件的切換是靠柵極電容的充放電來實現的，其中，柵極電容量越小，切換速度越快，因此柵極氧化層厚度與DMOS器件的切換速度呈正比，氧化層厚度越厚，功率電晶體的切換速度越快。
[0006]在現有技術中，製造DMOS器件的方法包括:
[0007]步驟一:在N型襯底上製作N型外延層；
[0008]步驟二:在外延層上生長場氧化層；
[0009]步驟二:去除場氧化層；
[0010]步驟四:在外延層表面生長薄氧化層；
[0011]步驟五:在薄氧化層表面生長柵氧化層；
[0012]步驟六:在柵氧化層表面生長多晶矽層；
[0013]步驟七:在外延層上製作P阱和N阱；
[0014]步驟八:在多晶矽層表面生長介質層；
[0015]步驟九:在介質層上形成金屬層。
[0016]經過以上步驟一至步驟九就製造成如圖1所示的DMOS器件。
[0017]但本申請發明人在實現本申請實施例中發明技術方案的過程中，發現上述技術至少存在如下技術問題:
[0018]在上述現有技術描述的方法中，為提高功率電晶體的柵極氧化層厚度，去除場氧化層之後生長了一層薄氧化層，但是，卻存在使溝道區域對應的柵極氧化層厚度增加的技術問題。
[0019]由於DMOS器件的閾值電壓和導通電阻與溝道區域對應的柵極氧化層厚度呈正t匕，所以，在溝道區域對應的柵極氧化層厚度增加的同時，也會使DMOS器件存在閾值電壓和導通電阻變高的技術問題。
[0020]S卩，在現有技術中，雖然改善了 DMOS器件的切換速度，但同時也降低了 DMOS器件的其它性能。
【發明內容】
[0021]本申請實施例提供一種DMOS管的製造方法及裝置，用來解決現有技術中存在使溝道區域對應的柵極氧化層厚度增加的技術問題。
[0022]本申請實施例一方面提供一種DMOS管的製造方法，包括:在N型襯底表面製作外延層；在所述外延層表面形成場氧化層，其中，所述外延層表面包括第一區域和第二區域；只對所述第一區域中的場氧化層進行光刻，形成第一區域溝道，使得第二區域對應的場氧化層得以保留。
[0023]優選地，在所述只對所述第一區域中的場氧化層進行光刻之後，所述方法還包括:在所述第一區域和第二區域表面生成柵氧化層。
[0024]優選地，在所述第一區域和第二區域表面生成柵氧化層之後，所述方法還包括:在所述柵氧化層表面形成多晶矽層；對所述第一區域中的多晶矽層進行刻蝕，形成第二區域溝道。
[0025]優選地，在所述形成第二區域溝道之後，所述方法還包括:通過在所述第二區域溝道中注入第一離子，形成P阱。
[0026]優選地，在所述形成P阱之後，所述方法還包括:在第三區域覆蓋光刻膠，所述第三區域位於第二區域溝道之中；通過在所述第二區域溝道中注入第二離子，在所述第二區域溝道中除所述第三區域外的區域形成N阱；去除所述第三區域中的光刻膠；在所述第一區域和第二區域表面添加介質層；按照預設規則，對所述第一區域的介質層和柵氧化層進行刻蝕；在所述第一區域和第二區域表面覆蓋金屬層。
[0027]另一方面，本申請實施例還提供了一種半導體裝置，包括:N型襯底；外延層，位於所述N型襯底表面，其中，所述外延層表面包括第一區域和第二區域；場氧化層，形成於所述第二區域對應的外延層表面；柵氧化層，形成於除第四區域外的所述第一區域和第二區域的表面，其中，所述第四區域位於第二區域溝道內，所述第二區域溝道位於第一區域中；多晶矽層，形成於除所述第二區域溝道外的所述柵氧化層表面；介質層，形成於除所述第四區域外的所述第一區域和第二區域的表面；金屬層，覆蓋所述第一區域和第二區域。
[0028]本申請實施例中提供的一個或多個技術方案，至少具有如下技術效果或優點:
[0029]本申請實施例中採用了在光刻場氧化層時，將除溝道區域對應柵極場氧化層以外的場氧化層保留。在不改變溝道區域對應柵極氧化層的厚度的同時，增加了柵極氧化層的厚度。
[0030]進一步，由於柵極氧化層的厚度的增加，改善了柵極電容量，提高了功率電晶體的切換速度。
[0031]更進一步，在提高了 DMOS管的切換速度的同時DMOS管的閾值電壓和導通電阻保持不變，並且不會增加任何成本。【專利附圖】
【附圖說明】
[0032]圖1為現有技術中DMOS管的結構圖；
[0033]圖2為本申請一實施例中DMOS管的製造流程圖；
[0034]圖3為本申請一實施例中形成外延層之後的DMOS管結構圖；
[0035]圖4為本申請一實施例中形成場氧化層之後的DMOS管結構圖；
[0036]圖5為本申請一實施例中對場氧化層進行刻蝕之後的DMOS管結構圖；
[0037]圖6為本申請一實施例中形成柵氧化層之後的DMOS管結構圖；
[0038]圖7為本申請一實施例中形成多晶矽層之後的DMOS管結構圖；
[0039]圖8為本申請一實施例中形成P阱之後的DMOS管結構圖；
[0040]圖9為本申請一實施例中覆蓋光刻膠之後的DMOS管結構圖；
[0041]圖10為本申請一實施例中形成N阱之後的DMOS管結構圖；
[0042]圖11為本申請一實施例中形成介質層之後的DMOS管結構圖；
[0043]圖12為本申請一實施例中形成金屬層之後的DMOS管結構圖。
【具體實施方式】
[0044]本申請實施例中提供了一種DMOS管的製造方法，通過保留除溝道區域對應柵極場氧化層以外的場氧化層，在不改變溝道區域對應柵極氧化層的厚度的同時，增加了柵極氧化層的厚度。解決了現有技術中為增加柵極氧化層而使溝道區域對應的柵極氧化層厚度增加，提高了 MOS管的閾值電壓和導通電阻，在增加了切換速度的同時但影響了 MOS管的其他性能的技術問題。
[0045]本申請實施例中的技術方案為解決上述問題，總體思路如下:
[0046]在N型襯底表面製作外延層；在所述外延層表面形成場氧化層，其中，所述外延層表面包括第一區域和第二區域；只對所述第一區域中的場氧化層進行光刻，形成第一區域溝道，使得第二區域對應的場氧化層得以保留。
[0047]為了更好的理解上述技術方案，下面結合說明書附圖以及具體的實施方式對上述技術方案進行更詳細的說明。
[0048]本申請實施例中提供了一種DMOS管的製造方法，具體製作流程參考圖2，如圖2所示，該方法包括:
[0049]步驟201:在N型襯底上製作N型外延層。
[0050]在本申請實施例中，步驟201的具體實現過程為:在N型襯底上形成柵極結構，在所述半導體襯底和柵極結構上形成隔離層，之後犧牲間隔層兩側的半導體襯底中形成凹陷區，並利用選擇性外延工藝在所述凹陷區內形成外延，其中半導體外延層為N型。
[0051]通過步驟201，獲得如圖3所示的半導體裝置，所述裝置包括:N型襯底，以及在所述N型襯底上形成的的N型外延層。
[0052]在基於步驟201形成N型外延層之後，本申請實施例中的方法就進入步驟202，即:在所述外延層表面形成場氧化層，其中，所述外延層表面包括第一區域和第二區域。
[0053]通過步驟202，獲得如圖4所示的半導體裝置，所述裝置還包括:場氧化層，位於N型外延層表面。
[0054]在基於步驟202形成場氧化層之後，就進入步驟203，即:只對所述第一區域中的氧化層進行光刻，形成第一區域溝道，使得第二區域對應的場氧化層得以保留。
[0055]在具體實施過程中，所述步驟203中的光刻步驟通常包括:
[0056]首先，在需要處理的第一區域表面滴表面處理劑進行表面處理；
[0057]接著，根據要求選擇所需膠型進行均勻塗膠；
[0058]然後，採用熱板烘膠，以將膠膜中的溶劑去除，提高粘附性；
[0059]接下來，進入曝光過程，之後按光刻膠類型選擇顯影液，通過顯影留下作為掩蔽部分的膠膜，洗掉多餘的膠膜；
[0060]最後，通過堅膜、腐蝕等過程，最後去除光刻膠。
[0061]光刻是半導體加工過程中的關鍵步驟，光刻質量的好壞會影響器件的性能和可靠性。
[0062]通過步驟203，獲得如圖5所示的半導體裝置，所述裝置包括:
[0063]N型襯底；位於所述N型襯底上的N型外延層；經過光刻保留的位於所述第二區域的場氧化層；第一區域溝道形成於所述場氧化層之中，將柵極分為溝道區域柵極和溝道區域之外的柵極，溝道區域之外的柵極即第二區域。
[0064]在基於步驟203對所述第一區域進行光刻之後，進入步驟204，即:在所述第一區域和第二區域表面生成柵氧化層。
[0065]通過步驟204，獲得如圖6所示的半導體裝置，所述裝置還包括:柵氧化層，位於所述第一區域和第二區域表面。
[0066]在基於步驟204生成柵氧化層之後，進入步驟205，即:在所述柵氧化層表面形成多晶矽層，對所述第一區域中的多晶矽層進行刻蝕，形成第二區域溝道。
[0067]通過步驟205，獲得如圖7所示的半導體裝置，其中所述多晶矽層通過刻蝕形成的第二區域溝道的範圍由具體設置的規則而定。如，對於高壓產品來說，常見的設計為7-9um。
[0068]在基於步驟205形成所述多晶矽層之後，進入步驟206，即:在所述第二區域溝道中注入第一離子，形成P阱。
[0069]在本申請實施例中，第一離子可以為硼離子，在實際製作之中由於硼離子經過注入後只會在外延層表面形成不到0.5um的結深，要想達到所需的擊穿電壓，一般結深需要3-4um左右，這就需要通過推結步驟來實現，所述推結步驟具體指的是，經過摻雜的晶圓在爐管中經過一定溫度，一定時間，使得硼離子擴散到所需要結深。其中常見的工藝條件中溫度為1150°C，時間為120分鐘。在本申請實施例中需要注意P阱推結的溫度和時間的選擇，不能使P阱擴散到場氧下方，否則會對閾值電壓產生不利影響。閾值電壓是MOS器件重要的參數，且擊穿電壓是其另一重要參數。閾值電壓和擊穿電壓與很多因素有關，比如阱的濃度、柵氧化層的厚度等。其中本領域技術人員可以根據所需擊穿電壓和閾值電壓的範圍決定注入的劑量，通常是在E13原子/平方釐米左右。
[0070]通過步驟206，獲得如圖8所示的半導體裝置，所述半導體裝置還包括:P阱，位於N型外延層中。
[0071]在基於步驟206製作完成所述P阱之後，進入步驟207，即:在第三區域覆蓋光刻膠，所述第三區域位於第二區域溝道之中。
[0072]通過步驟207，獲得如圖9所示的半導體裝置，所述半導體裝置還包括:光刻膠，位於第二區域溝道中的第三區域。[0073]在基於步驟207之後，進入步驟208，即:通過在所述第二區域溝道中注入第二離子，在所述第二區域溝道中除所述第三區域外的區域形成N阱。
[0074]在具體實施過程中，本申請實施例中的第二離子為磷離子，當然，所述第二離子也可以是砷離子，對於劑量，本領域技術人員可以根據所需擊穿電壓和閾值電壓的範圍決定注入的劑量，通常為E15原子/平方釐米或E16原子/平方釐米。
[0075]通過步驟208，獲得如圖10所述的半導體裝置，所述裝置還包括:N阱。
[0076]在上述P阱和N阱的製作步驟中應注意，其中離子注入時應根據具體所需要的摻雜濃度來選擇注入離子的不同劑量和不同能量，因為離子出入深度是隨著離子能量的增加而增加的，因此摻雜深度可以通過控制離子束能量高低來實現。在注入過程中另一需要注意的問題是加工的溫度。
[0077]在基於步驟208所述N阱的製作完成之後，進入步驟209，即:去除所述第三區域中的光刻膠。
[0078]進一步地，在步驟209之後，本申請實施例中的方法還包括步驟210，即:在所述第一區域和第二區域表面添加介質層，並按照預設規則，對所述第一區域的介質層和柵氧化層進行刻蝕。
[0079]通過步驟210，獲得如圖11所示的半導體裝置。在具體實施過程中，其中預設規則由本領域技術人員根據需要設定，一般介質層刻蝕，也就是孔刻蝕，常見的設計為3-5um。其中刻蝕工藝分為溼法刻蝕和幹法刻蝕，在本申請實施例中，本領域技術人員可根據實際中的具體要求從溼法刻蝕和幹法刻蝕進行選擇。
[0080]在基於步驟210刻蝕介質層和柵氧化層完成之後，進入步驟211，即:在所述第一
區域和第二區域表面覆蓋金屬層。
[0081]通過步驟211，獲得如圖12所示的半導體裝置。實施例中，覆蓋的金屬層為鋁，也可以是摻雜矽或者銅的鋁，當然，對於本領域普通技術人員來講，還可以根據實際情況，來覆蓋由其它材質製成的金屬層，在此，本申請中就不再一一舉例了。
[0082]本發明一實施例中還提供了一種半導體裝置，在本申請實施例中，所述半導體裝置具體為DMOS管,請參考圖12,具體包括:
[0083]N型襯底；
[0084]外延層，位於所述N型襯底表面，其中，所述外延層表面包括第一區域和第二區域。
[0085]所述外延層具體的製作方法包括:在N型襯底上形成柵極結構，在所述半導體襯底和柵極結構上形成隔離層，之後犧牲間隔層兩側的半導體襯底中形成凹陷區，並利用選擇性外延工藝在所述凹陷區內形成外延，其中半導體外延層為N型。
[0086]場氧化層，形成於所述第二區域對應的外延層表面。
[0087]在本申請實施例中，場氧化層是通過光刻步驟完成的，只對所述第一區域中的氧化層進行光刻，形成第一區域溝道，使得第二區域對應的場氧化層得以保留。
[0088]所述光刻步驟通常包括:
[0089]首先，在需要處理的第一區域表面滴表面處理劑進行表面處理，接著根據要求選擇所需膠型進行均勻塗膠；
[0090]然後，採用熱板烘膠，以將膠膜中的溶劑去除，提高粘附性；[0091]接著，進入曝光過程，之後按光刻膠類型選擇顯影液，通過顯影留下作為掩蔽部分的膠膜，洗掉多餘的膠膜，接下來通過堅膜、腐蝕等過程；
[0092]最後，去除光刻膠。光刻是半導體加工過程中的關鍵步驟，光刻質量的好壞會影響器件的性能和可靠性。柵氧化層，形成於除第四區域外的所述第一區域和第二區域的表面，其中，所述第四區域位於第二區域溝道內，所述第二區域溝道位於第一區域中。
[0093]柵氧化層，形成於除第四區域外的所述第一區域和第二區域的表面，其中，所述第四區域位於第二區域溝道內，所述第二區域溝道位於第一區域中。所述柵氧化層首先覆蓋於所述第一區域和第二區域表面，在刻蝕介質層步驟中，和介質層一同被刻蝕形成。
[0094]多晶矽層，形成於除所述第二區域溝道外的所述柵氧化層表面。所述多晶矽層，是基於在所述柵氧化層上首先形成多晶矽層，再對其進行刻蝕，保留除第二區域溝道外的多晶娃層。
[0095]介質層，形成於除所述第四區域外的所述第一區域和第二區域的表面。
[0096]所述介質層，是基於在第一區域和第二區域覆蓋介質層之後，再通過刻蝕孔來完成的。
[0097]金屬層，覆蓋所述第一區域和第二區域。其中，本實施例中，覆蓋的金屬層為鋁，也可以是摻雜矽或者銅的鋁，當然，對於本領域普通技術人員來講，還可以根據實際情況，來覆蓋由其它材質製成的金屬層，在此，本申請中就不再一一舉例了。
[0098]本申請實施例中提供的一個或多個技術方案，至少具有如下技術效果或優點:
[0099]本申請實施例中採用了在光刻場氧化層時，將除溝道區域對應柵極場氧化層以外的場氧化層保留。在不改變溝道區域對應柵極氧化層的厚度的同時，增加了柵極氧化層的厚度。
[0100]進一步，由於柵極氧化層的厚度的增加，改善了柵極電容量，提高了功率電晶體的切換速度。
[0101]更進一步，在提高了 DMOS管的切換速度的同時DMOS管的閾值電壓和導通電阻保持不變，並且不會增加任何成本。
[0102]顯然，本領域的技術人員可以對本發明進行各種改動和變型而不脫離本發明的精神和範圍。這樣，倘若本發明的這些修改和變型屬於本發明權利要求及其等同技術的範圍之內，則本發明也意圖包含這些改動和變型在內。
【權利要求】
1.一種DMOS管的製造方法，其特徵在於，包括: 在N型襯底表面製作外延層； 在所述外延層表面形成場氧化層，其中，所述外延層表面包括第一區域和第二區域；只對所述第一區域中的場氧化層進行光刻，形成第一區域溝道，使得第二區域對應的場氧化層得以保留。
2.如權利要求1所述的方法，其特徵在於，在所述只對所述第一區域中的場氧化層進行光刻之後，所述方法還包括: 在所述第一區域和第二區域表面生成柵氧化層。
3.如權利要求2所述的方法，其特徵在於，在所述第一區域和第二區域表面生成柵氧化層之後，所述方法還包括: 在所述柵氧化層表面形成多晶矽層； 對所述第一區域中的多晶矽層進行刻蝕，形成第二區域溝道。
4.如權利要求3所述的方法，其特徵在於，在所述形成第二區域溝道之後，所述方法還包括: 通過在所述第二區域溝道中注入第一離子，形成P阱。
5.如權利要求4所述的方法，其特徵在於，在所述形成P阱之後，所述方法還包括: 在第三區域覆蓋光刻膠，所述第三區域位於第二區域溝道之中； 通過在所述第二區域溝道中注入第二離子，在所述第二區域溝道中除所述第三區域外的區域形成N阱； 去除所述第三區域中的光刻膠； 在所述第一區域和第二區域表面添加介質層； 按照預設規則，對所述第一區域的介質層和柵氧化層進行刻蝕； 在所述第一區域和第二區域表面覆蓋金屬層。
6.一種半導體裝置，其特徵在於，包括: N型襯底； 外延層，位於所述N型襯底表面，其中，所述外延層表面包括第一區域和第二區域； 場氧化層，形成於所述第二區域對應的外延層表面。
7.如權利要求6所述的裝置，其特徵在於，還包括: 柵氧化層，形成於除第四區域外的所述第一區域和第二區域的表面，其中，所述第四區域位於第二區域溝道內，所述第二區域溝道位於第一區域中。
8.如權利要求7所述的裝置，其特徵在於，還包括: 多晶矽層，形成於除所述第二區域溝道外的所述柵氧化層表面。
9.如權利要求8所述的裝置，其特徵在於，還包括: 介質層，形成於除所述第四區域外的所述第一區域和第二區域的表面。
10.如權利要求9所述的裝置，其特徵在於，還包括: 金屬層，覆蓋所述第一區域和第二區域。
【文檔編號】H01L29/78GK103632962SQ201210297354
【公開日】2014年3月12日 申請日期:2012年8月20日 優先權日:2012年8月20日
【發明者】何昌, 陳志聰, 姜春亮 申請人:北大方正集團有限公司, 深圳方正微電子有限公司