靜電放電緩衝裝置的製作方法
2023-11-01 03:21:12
專利名稱：靜電放電緩衝裝置的製作方法
技術領域：
本發明涉及一種集成電路的防護技術，特別是有關於一種靜電放電緩衝裝置設計。
隨著互補型金屬氧化物半電晶體(Complementary Metal OxideSemiconductor，CMOS)技術演進，次微米CMOS工藝已廣泛地被用來增進集成電路(IC)性能與運算速度，並降低每顆晶片的成本。此外，在先進次微米工藝中，為了降低熱載流子效應(hot carrier effect)，MOS組件都有做LDD(Lightly-Doped Drain)輕摻雜漏結構；並且，為了降低MOS電晶體在源/漏極與柵極串聯雜散電阻，更發展出一種名為″Salicide″(金屬矽化物)工藝。然而，這些先進工藝卻都對集成電路留下一個不良的影響，亦即，利用這些工藝所製作的CMOS IC很容易被靜電放電(Electrostatic Discharge，以下以ESD簡稱之)破壞，而引發IC的可靠度問題。更甚於此，ESD幾乎存在於集成電路的量測、組裝、及使用過程裡，因此不論在量產或是使用中，都必須要嚴加防止ESD對IC的破壞。
為了克服LDD結構所帶來ESD防護能力的下降，因此工藝上遂發展出一種ESD離子植入工藝(ESD-Implant Process)，其是於CMOS工藝中，做出兩種不同的MOS組件，一種具有輕摻雜漏LDD結構，用於內部電路(internal circuit)中；另一種則不具LDD的結構，用於I/O(輸入/輸出)。由於該種利用ESD-Implant Process所製作的MOS組件不具LDD，且具有較深結深度(junction depth)，因此會有較嚴重橫向擴散作用，這導致該MOS組件不能有太短的溝道長度(channellength)，方可具有較高的ESD防護能力。
另一方面，為了降低″Salicide″工藝對MOS組件所造成的ESD電流破壞，在工藝上並發展出一種金屬矽化物擴散層分隔工藝(Silicided-Diffusion Blocking Process)，旨在將輸出用MOS組件中金屬矽化物去除，使其源/漏極的片電阻(sheet resistance)上升，而有效限制ESD放電時瞬間峰值電流(peak current)的大小，因而提高了MOS組件對ESD的防護能力。
除此之外，亦有在金屬矽化物擴散層分隔工藝中，不但利用ESD-implant技術，並去掉LDD結構，這樣更可以大幅地提高CMOS IC輸出級對ESD防護能力。
然而，利用上述的ESD-implant技術必須增加一層掩膜(ESD-implant mask)的使用，因而必須增加工藝步驟及其製造成本；而金屬矽化物擴散層分隔工藝技術則增加了工藝複雜度，且因金屬矽化物的處理過程而容易造成汙染，這會造成低成品率(low yield)的問題，有待改善。
本發明的目的在於提供一種靜電放電緩衝裝置，是利用布局(layout)方式，而不需要增加掩膜或是增加工藝處理程序，甚而增加了製造成本，但卻能達到與金屬矽化物擴散層分隔工藝以及ESD離子擴散工藝相同作用結果。
為了達到本發明目的，是提供一種靜電放電緩衝裝置，包括一柵極、一第一摻雜區、一第二摻雜區、一第三摻雜區、以及一電阻區，設置於一半導體基板上，且並聯於一靜電放電保護裝置而連接於一接合墊與一接地線之間。其中，該柵極絕緣地設置於該半導體基板上，而位於設置在該半導體基板內該第一與第二摻雜區之間。該第三摻雜區亦設置於該半導體基板中，並耦合於該接合墊。且在該第三摻雜區與該第二摻雜區之間具有一電阻層，當有靜電放電應力及於該接合墊時，該電阻層得以確保該靜電放電應力是藉由該靜電放電保護裝置而釋放。
在此請特別注意該第三摻雜區與該第二摻雜區之間電阻層，用以抵抗大量的電荷流過本發明緩衝裝置，亦即，當有靜電應力及於該接合墊時，由於本發明電阻層提供阻值，方可使大量的靜電應力自一靜電放電保護裝置排除，進而達到保護內部電路的目的。此外，這種利用提供一緩衝裝置電阻層以降低″Salicide″工藝對MOS組件所造成ESD電流破壞設計，利用組件布局方式，在該半導體基板形成一電阻層，不但可以減少一個掩膜的使用，且不需增加製造成本，更不會增加工藝複雜度，就能夠達到本發明保護內部電路的目的，有助於大幅提高CMOS IC輸出級對ESD防護能力。
依據本發明設計，其中，該電阻層可為一井區，是設置於該半導體基板之內，且位於該第二摻雜區與該第三摻雜區之間。
依據本發明另一設計，其中，該電阻層亦可為一多晶矽層，連接該第二摻雜區與該第三摻雜區而設置於該半導體基板上方。
依據本發明再一設計，其中，該電阻層可為一掩埋層，連接該第二摻雜區與該第三摻雜區而設置於該半導體基板中。
為讓本發明的上述目的、特徵、和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖
式，作詳細說明如下第1圖顯示一防止靜電放電保護電路圖；第2圖為依據本發明第一實施例靜電放電緩衝裝置的剖面圖；第3圖為依據本發明第二實施例靜電放電緩衝裝置剖面圖；以及第4圖為依據本發明第三實施例靜電放電緩衝裝置剖面圖。
符號說明10靜電放電緩衝裝置101電阻器 102 NMOS電晶體11矽控整流器 12內部電路13接合墊 Vss接地端20矽基板 21柵電極210柵氧化層22a漏極22b源極23離子濃摻雜區24 N型井區 25金屬矽化物26接合墊 31二氧化矽層34多晶矽層 44掩埋層在此，請參照第1圖，所示為一常用防止靜電放電保護電路圖，其中，10代表本發明靜電放電緩衝裝置，是由一電阻器101與一NMOS電晶體102所組成；當ESD電流由接合墊13流入，由於本發明緩衝裝置10與矽控整流器11的存在，使得ESD電流會沿著A與B路徑流入，而不會大量流入內部電路12中造成內部電路的損壞；甚且，本發明的靜電放電緩衝裝置10中電阻器101可減緩ESD電流由A路徑流入，使大部分的ESD電流沿B路徑經矽控整流器11而流至Vss。此外，由於矽控整流器11在單位布局面積上具有較高的ESD承受能力，因此該種電路能夠提供一較佳的保護。
第一實施例接下來，請參看第2圖，如圖所示為依據本發明靜電放電緩衝裝置其剖面圖；是在一半導體基板，例如是P型的矽基板20上具有一柵極結構21，且該柵極結構21底部位於該矽基板20表面處具有一柵氧化層210，在該柵極結構21兩側下方該矽基板20中則分別濃摻雜有N型離子而形成漏極22a與源極22b；另外，在靠近該漏極22a的一側該矽基板20內則形成有一N型離子濃摻雜區23，而在該漏極22a與該N型離子濃摻雜區23之間則形成一N型井區24以作為如第1圖所示該靜電放電緩衝裝置中電阻。
在此需注意的是，上述漏極22a、源極22b、與該N型離子濃摻雜區23在該矽基板20表面處皆形成一層金屬矽化物25。請參考第1、2圖，若有ESD電流自接合墊26處流入，由於該N型井區24存在所提供電阻值，因此能夠儘量避免該ESD電流路徑是經由該緩衝裝置10而流入Vss，並因此促使該ESD電流經第1圖中所示具有高ESD承受能力矽控整流器11而流至Vss，故達到了防止ESD電流對內部電路破壞目的。
第二實施例此外，依據本發明實施例，在第1圖中所示的電阻器101型態尚可如第3圖所示剖面圖表示的；在此，為了方便說明起見，與第2圖中相同的組件是給予相同的標號；如第3圖所示，一位於絕緣層，例如是二氧化矽層31表面多晶矽層34連接該漏極22a與該N型離子濃摻雜區23以作為如第1圖所示該靜電放電緩衝裝置中電阻。
請參看第1、3圖，當ESD電流由接合墊26流入，由於該晶矽層34多提供阻值以儘量避免電流經本發明該靜電放電緩衝裝置10而流至Vss，因此該ESD電流遂改走另一路徑而經該對ESD具有高防護能力矽控整流器11流入Vss，所以防止了ESD電流對內部電路的破壞。
第三實施例請參考第4圖，依據本發明實施例，在第1圖中所示電阻器101型態尚可如第4圖所示剖面圖表示的；在此，為了方便說明起見，與第2圖中相同的組件給予相同的標號；如第4圖所示，一位於該半導體基板中，例如是矽基板20連接該漏極22a與該N型離子濃摻雜區23掩埋層44作為如第1圖所示該靜電放電緩衝裝置中電阻。
接下來，請參看第1、4圖，當有ESD電流由接合墊26流入，由於該掩埋層44提供了適當阻值，因此可儘量避免該ESD電流經本發明該靜電放電緩衝裝置10流入Vss，而使電流能夠經矽控整流器11流入Vss，所以防止了ESD電流對內部電路破壞。
根據本發明的三種阻值設計，其僅需在各工藝步驟中利用布局方式形成，不若公知方式是以增加掩膜或是增加工藝步驟，進一步使其複雜度與製造成本上升，而能抵抗大量的電荷流過本發明靜電放電緩衝裝置，且使靜電放電應力經由與本發明並聯矽控整流器釋放，因此能夠達到保護內部電路的目的，並達到實用且省錢最佳效果。
雖然本發明已以較佳實施例揭示如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明的精神和範圍內，當可作更動與潤飾，因此本發明保護範圍當視本發明的權利要求並結合說明書和附圖為準。
權利要求
1.一種靜電放電緩衝裝置，並聯於一靜電放電保護裝置而連接於一接合墊與一接地線之間；且該靜電放電緩衝裝置設置於一半導體基板上，其特徵在於所述靜電放電緩衝裝置包括一柵極，絕緣地設置於該半導體基板上；一第一摻雜區，設置於該柵極一側下方該半導體基板內，且耦合至該接地線；一第二摻雜區，設置於該柵極另一側該半導體基板內；一第三摻雜區，設置於該半導體基板內，且耦合至該接合墊；以及一電阻區，設置於該半導體基板內，且連接於該第三摻雜區與該第二摻雜區，當有靜電放電應力及於該接合墊時，該電阻層促使該靜電放電應力是藉由該靜電放電保護裝置而釋放。
2.一種靜電放電緩衝裝置，並聯於一靜電放電保護裝置而連接於一接合墊與一接地線之間；且該靜電放電緩衝裝置設置於一半導體基板上，其特徵在於所述靜電放電緩衝裝置包括一柵極，絕緣地設置於該半導體基板上；一第一摻雜區，設置於該柵極一側下方該半導體基板內，且耦合至該接地線；一第二摻雜區，設置於該柵極另一側該半導體基板內；一第三摻雜區，設置於該半導體基板內，且耦合至該接合墊；以及一電阻層，絕緣地設置於該半導體基板上，並連接該第三摻雜區與該第二摻雜區，當有靜電放電應力及於該接合墊時，該電阻層促使該靜電放電應力是藉由該靜電放電保護裝置而釋放。
3.一種靜電放電緩衝裝置，並聯於一靜電放電保護裝置而連接於一接合墊與一接地線之間；且該靜電放電緩衝裝置設置於一半導體基板上，其特徵在於所述靜電放電緩衝裝置包括一柵極，絕緣地設置於該半導體基板上；一第一摻雜區，設置於該柵極一側下方該半導體基板內，且耦合至該接地線；一第二摻雜區，設置於該柵極另一側該半導體基板內；一第三摻雜區，設置於該半導體基板內，且耦合至該接合墊；以及一電阻層，埋設於該半導體基板內，並連接該第三摻雜區與該第二摻雜區，當有靜電放電應力及於該接合墊時，該電阻層促使該靜電放電應力是藉由該靜電放電保護裝置而釋放。
4.如權利要求1所述靜電放電緩衝裝置，其特徵在於該電阻區為一井區，且於該井區內所摻雜離子電性與該第一、第二、與第三摻雜區內離子電性相同。
5.如權利要求2所述靜電放電緩衝裝置，其特徵在於該電阻層經由一二氧化矽層而設置於該半導體基板上。
6.如權利要求2或5所述靜電放電緩衝裝置，其特徵在於該電阻層為一多晶矽層。
7.如權利要求3所述靜電放電緩衝裝置，其特徵在於該電阻層為一掩埋層，且其中所濃摻雜離子電性與該第一、第二、第三摻雜區內的離子電性相同。
8.如權利要求1、2或3所述靜電放電緩衝裝置，其特徵在於在該接合墊與該第一、第二、與第三摻雜區表面形成一層金屬矽化物層。
9.如權利要求1、2或3所述靜電放電緩衝裝置，其特徵在於該半導體基板為矽基板。
10.如權利要求1、2或3所述靜電放電緩衝裝置，其特徵在於該柵極經由一柵氧化層而設置於該半導體基板上。
全文摘要
一種靜電放電緩衝裝置,包括一柵極、一第一摻雜區、一第二摻雜區、一第三摻雜區、以及一電阻區,設置於一半導體基板上,且並聯於一靜電放電保護裝置而連接於一接合墊與一接地線之間。其中,該柵極是絕緣地設置於該半導體基板上,而位於設置在該半導體基板內該第一與第二摻雜區之間。該第三摻雜區亦設置於該半導體基板中,並耦合於該接合墊。且在該第三摻雜區與該第二摻雜區之間具有一電阻層,當有靜電放電應力及於該接合墊時,該電阻層得以確保該靜電放電應力是藉由該靜電放電保護裝置而釋放。
文檔編號H01L23/58GK1380693SQ0111046
公開日2002年11月20日 申請日期2001年4月11日 優先權日2001年4月11日
發明者李淑娟 申請人:華邦電子股份有限公司