FinFET器件及其製作方法

2023-12-11 12:51:32 1

FinFET器件及其製作方法
【專利摘要】本發明公開了一種FinFET器件及其製造方法，包括：多個鰭片結構，在襯底上沿第一方向延伸；多個柵極堆疊，沿第二方向延伸並且跨越了每個鰭片結構；多個源漏區，位於每個柵極堆疊沿第二方向兩側；多個溝道區，由位於多個源漏區之間的鰭片結構構成；其中，每個鰭片結構沿第二方向的側壁具有多個突起。依照本發明的FinFET器件及其製作方法，在鰭片側面形成連續突起特別是弧線表面，提高了抑制短溝道效應的能力，同時在同一平面投影面積下增大了溝道有效導電總截面面積，從而提高了器件總體性能。
【專利說明】FinFET器件及其製作方法

【技術領域】
[0001]本發明涉及一種半導體器件及其製造方法，特別是涉及一種新型的具有連續突起表面的FinFET器件及其製作方法。

【背景技術】
[0002]在當前的亞20nm技術中，三維多柵器件(FinFET或Tri—gate)是主要的器件結構，這種結構增強了柵極控制能力、抑制了漏電與短溝道效應。
[0003]例如，雙柵SOI結構的MOSFET與傳統的單柵體Si或者SOI MOSFET相比，能夠抑制短溝道效應(SCE)以及漏致感應勢壘降低(DIBL)效應，具有更低的結電容，能夠實現溝道輕摻雜，可以通過設置金屬柵極的功函數來調節閾值電壓，能夠得到約2倍的驅動電流，降低了對於有效柵氧厚度(EOT)的要求。而三柵器件與雙柵器件相比，柵極包圍了溝道區頂面以及兩個側面，柵極控制能力更強。進一步地，全環繞納米線多柵器件更具有優勢。
[0004]環柵納米線器件雖然有更好的柵控作用，能更有效的控制短溝道效應，在亞14納米技術的縮減過程中更具優勢，但是一個關鍵問題是由於微小的導電溝道，在等效矽平面面積內不能提供更多的驅動電流。
[0005]例如，對於等效線寬Iym的器件而言，環柵納米線器件的尺寸要滿足:d*n+(n—l)*s = lym,並且3i*d*n>lym。其中，d為單個納米線(NW)的直徑,η為納米線的數目，s為納米線之間的間距。因此，對於直徑d分別為3、5、7、10nm的情形而言，納米線間距s必須分別小於6.4、10..6、15、21.4nm。也即，如果要獲得等同於體娃Ium的柵寬,納米線器件的平行排列要非常的緊密。依據現有的FinFET曝光和刻蝕技術(Fin間距在60納米左右)，製作這種極小間距的納米線立體排列結構是很難實現的。
[0006]在垂直方向上實現堆疊環柵納米線結構是提高電晶體驅動電流的有效方法，但在實現工藝(製作方法上)十分困難，與傳統工藝兼容並減少工藝成本面臨重大挑戰。例如，一種現有的實現堆疊納米線的是利用Si/SiGe多層異質外延並進行選擇腐蝕，也即在埋氧層(BOX)上依次交替異質外延多個Si與SiGe的層疊，然後通過例如溼法腐蝕等方法選擇性去除SiGe，從而留下Si納米線的堆疊。這種方法嚴重受制於外延薄層質量的影響，極大的增加了工藝成本。另一方面，在單位footprint面積下,傳統結構(納米線堆疊之間有柵極填充，也即每個納米線四周均被HK/MG的柵極堆疊環繞)的堆疊納米線有效總電流較小，而在同一投影面積下，非堆疊納米線的鰭片(翅片，Fin)的導通有效截面積(垂直於Fin或者納米線延伸方向截得，也即垂直於溝道方向)更大。
[0007]因此，需要尋找一種充分增大導電溝道有效寬度提高驅動電流的新型器件結構及其製造方法。


【發明內容】

[0008]由上所述，本發明的目的在於克服上述技術困難，提出一種新型器件結構及其製造方法，充分增大導電溝道有效寬度從而提高驅動電流。
[0009]為此，本發明提供了一種FinFET器件的製作方法，包括:在襯底上形成沿第一方向延伸的多個鰭片結構；在每個鰭片結構沿第二方向的側面形成多個突起；在鰭片結構上形成沿第二方向延伸的柵極堆疊結構；在柵極堆疊結構兩側形成源漏區，源漏區之間的鰭片結構構成溝道區。
[0010]其中，通過幹法刻蝕和/或溼法腐蝕處理鰭片結構側面以形成多個突起。
[0011]其中，控制刻蝕和/或腐蝕的工藝參數使得多個突起的形狀包括矩形、三角形、梯形、倒梯形、Σ形、C形、D形、圓形、橢圓形、扇形、菱形及其組合。
[0012]其中，多個突起是周期性的、和/或連續的、和/或離散的。
[0013]其中，幹法刻蝕包括具有橫向刻蝕深度的各向同性的等離子體幹法刻蝕或反應離子刻蝕，或者各向同性幹法刻蝕與各向異性幹法刻蝕的組合方法。
[0014]其中，溼法腐蝕包括利用不同晶向上選擇腐蝕的溼法腐蝕方法。
[0015]其中，形成突起之後進一步包括:對鰭片側壁進行表面處理、圓化工藝。
[0016]本發明還提供了一種FinFET器件，包括:多個鰭片結構，在襯底上沿第一方向延伸；多個柵極堆疊，沿第二方向延伸並且跨越了每個鰭片結構；多個源漏區，位於每個柵極堆疊沿第二方向兩側；多個溝道區，由位於多個源漏區之間的鰭片結構構成；其中，每個鰭片結構沿第二方向的側壁具有多個突起。
[0017]其中，多個突起的形狀包括矩形、三角形、梯形、倒梯形、Σ形、C形、D形、圓形、橢圓形、扇形、菱形及其組合。
[0018]其中，多個突起是周期性的、和/或連續的、和/或離散的。
[0019]其中，多個突起的高度/厚度小於鰭片結構厚度/寬度的5%。
[0020]依照本發明的FinFET器件及其製作方法，在鰭片側面形成連續突起特別是弧線表面，提高了抑制短溝道效應的能力，同時在同一平面投影面積下增大了溝道有效導電總截面面積，從而提高了器件總體性能。

【專利附圖】

【附圖說明】
[0021]以下參照附圖來詳細說明本發明的技術方案，其中:
[0022]圖1至圖8為依照本發明的FinFET製造方法各步驟的剖面示意圖；以及
[0023]圖9為依照本發明的FinFET器件結構的立體示意圖。

【具體實施方式】
[0024]以下參照附圖並結合示意性的實施例來詳細說明本發明技術方案的特徵及其技術效果，公開了充分增大導電溝道有效寬度從而提高驅動電流的FinFET器件及其製造方法。需要指出的是，類似的附圖標記表示類似的結構，本申請中所用的術語「第一」、「第二」、「上」、「下」等等可用於修飾各種器件結構或製造工序。這些修飾除非特別說明並非暗示所修飾器件結構或製造工序的空間、次序或層級關係。
[0025]圖9所示為依照本發明製造的FinFET器件的立體示意圖，包括襯底上沿第一方向延伸的多個鰭片結構，沿第二方向延伸並且跨越了每個鰭片結構的多個柵極堆疊，沿第一方向延伸的鰭片結構兩側的多個源漏區，位於多個源漏區之間的鰭片結構的一部分構成的多個溝道區，其中鰭片結構沿第二方向的側面具有連續的突起，突起例如是弧線表面。以下將先參照圖1至圖8來描述製造方法的各個剖視圖，最後將回頭進一步詳細描述圖9的器件結構。
[0026]特別地，以下某圖的左部所示是沿圖9中垂直於溝道方向(沿第二方向，也即X-X』軸)的剖視圖，某圖的右部所示是沿圖9中平行於溝道方向(沿第一方向，也即Y-Y』方向)的首1J視圖。
[0027]參照圖1，形成沿第一方向(圖9中X-X』軸線)延伸的多個鰭片結構，其中第一方向為未來器件溝道區延伸方向。提供襯底1，襯底I依照器件用途需要而合理選擇，可包括單晶體娃(Si)、單晶體鍺(Ge)、應變娃(Strained Si)、鍺娃(SiGe),或是化合物半導體材料，例如氮化鎵(GaN)、砷化鎵(GaAs)、磷化銦(InP)、銻化銦(InSb)，以及碳基半導體例如石墨烯、SiC、碳納管等等。出於與CMOS工藝兼容的考慮，襯底I優選地為體Si。光刻/刻蝕襯底1，在襯底I中形成多個沿第一方向平行分布的溝槽IG以及溝槽IG之間剩餘的襯底I材料所構成的鰭片1F。溝槽IG的深寬比優選地大於5: I。優選地，在多個鰭片結構的頂部沉積硬掩模層HM，其材質可以是氧化矽、氮化矽、氮氧化矽及其組合，並且優選地為氮化矽。
[0028]參照圖2，刻蝕每個鰭片結構1F，在鰭片結構IF沿垂直於第一方向的第二方向的側面形成連續的突起1P。優選地，通過幹法或者溼法刻蝕，以HM為掩模，沿垂直於第一方向的第二方向(圖9中Y-Y』軸線)側向刻蝕每個鰭片結構IF的側面，在IF的側面形成連續的向外(從IF的中心垂直地朝向側面表層)突起1P，也即突起IP由多個相同或相似的突起IPi連接形成，多個IPi可以是周期性分布或者是離散分布。刻蝕IF形成突起IP的刻蝕工藝可以是各向同性的氟基或氯基等離子體幹法刻蝕，或者TMAH溼法腐蝕，選擇刻蝕溫度等工藝參數以提高對於側面的刻蝕。在本發明一個實施例中，側向刻蝕鰭片的步驟包括具有橫向刻蝕深度的各向同性的等離子體幹法刻蝕，或者各向同性刻蝕與各向異性刻蝕的組合方法。此外，側向刻蝕鰭片的步驟包括利用不同晶向上選擇腐蝕的溼法腐蝕方法。優選地，刻蝕工藝是反應離子刻蝕(RIE)，刻蝕氣體包括氟基或氯基氣體，例如NF3、SF6, CF4,CH2F2, CH3F, CHF3> Cl2等及其組合。依照刻蝕工藝參數不同，可以控制突起IPi的形狀為矩形、三角形、梯形、倒梯形、Σ形(多段折線相連)、C形(超過1/2曲面，曲面可以是圓面、橢圓面、雙曲面)、D形(1/2曲面，曲面可以是圓面、橢圓面、雙曲面)、圓形、橢圓形、扇形、菱形以及其他多邊形或曲面。在本發明一個優選實施例中，突起IP是由多個弧線段IPi (包括半圓、橢圓、或具有其他角度的圓的一部分)連接構成的連續弧線表面(連續弧線表面有助於提高鰭片溝道區電場分布均勻性，提高器件可靠性)。在本發明另一優選實施例中，突起IP是由周期性分布的三角形或梯形連接形成的連續粗糙表面，或者是平滑表面與粗糙表面周期性組合成的複合表面，或者是不規則突起構成的離散的突起表面，也即突起IP是周期性的、連續的、或者離散的。多個突起IP的高度/厚度小於鰭片結構IF的厚度/寬度的5%，例如僅I?5nm。優選地,突起IP是由相同的子突起IPi連續構成，以便獲得均勻的溝道電學性能。
[0029]優選地，形成了突起表面IP之後，採用表面處理、圓化等工藝處理突起IP以圓化，獲得較為平滑的表面。例如是採用表面氧化後再溼法微腐蝕的方法，表面氧化工藝包括爐溫氧化或者強氧化劑溶液氧化等。表面處理、圓化等工藝還可以選擇氫氣高溫烘烤等。表面處理、圓化等工藝還可選擇各向同性腐蝕矽等。
[0030]參照圖3，在鰭片IF之間的溝槽IG中通過PECVD、HDPCVD, RTO (快速熱氧化)等工藝沉積填充材質例如為氧化矽、氮氧化矽、碳氧化矽、low-k等的絕緣隔離介質層，從而構成了淺溝槽隔離(STI) 2。優選地，隨後採用CMP、回刻等工藝平坦化STI2直至暴露硬掩模層HM。
[0031]參照圖4，回刻STI2，暴露鰭片IF的大部分，例如僅留下鰭片IF的底部(例如整個鰭片IF高度的1/10?1/5)埋設在STI2內。對於氧化矽材質的STI2，可以採用HF基腐蝕液溼法去除，也可以採用氟基等離子體幹法刻蝕，向下刻蝕STI2以暴露出大部分鰭片1F，該暴露的鰭片IF將用作稍後器件的溝道區，最底部將被刻蝕而作為器件的隔離區。優選地，隨後通過溼法腐蝕去除硬掩模層HM。
[0032]參照圖5，在多個鰭片IF之間的再次暴露的溝槽IG中，填充假柵極堆疊層。首先在STI2以及鰭片IF上通過LPCVD、PECVD, HDPCVD, RT0、化學氧化等方法沉積形成氧化矽材質的墊氧化層3，用於保護鰭片IF不在後續刻蝕過程中被過刻蝕。在墊氧化層3上通過PECVD、HDPCVD、M0CVD、MBE、ALD、蒸發、濺射等沉積方法形成假柵極層4，材質可以是多晶矽、非晶矽、微晶矽、非晶碳、多晶鍺、非晶鍺等等及其組合。以上各層的厚度不必按照圖示的比例，而是根據具體的器件尺寸以及電學性能需求而合理設定。假柵極堆疊3/4環繞包圍了鰭片IF頂部，以及表面突起IP的側部。
[0033]參照圖6，刻蝕假柵極堆疊層3/4，形成沿第二方向跨越鰭片IF的假柵極堆疊結構。例如，採用現有公知的圖形化方法，刻蝕假柵極堆疊3/4直至暴露鰭片IF的頂部，去除鰭片IF的第一方向兩側的部分層3/4，僅在鰭片IF之上留下多個假柵極堆疊結構(圖中僅顯不一個)。
[0034]參照圖7，在鰭片IF沿第一方向的兩側形成源漏區1S/1D。在本發明一個優選實施例中，刻蝕鰭片1F，直至暴露襯底1，通過UHVCVD、MOCVD, ALD、MBE、常壓外延等選擇性外延形成抬升的源漏區IS和1D，其材質可以與襯底I相同均為Si ;或者對於PMOS而言，源漏區可以是SiGe、SiSn、GeSn、Si等及其組合，從而向溝道區IC施加壓應力，提高空穴遷移率；而對於NMOS而言，源漏區可以是Si: C、Si: H、SiGe: C、Si等及其組合，從而向溝道區IC施加張應力，提高電子遷移率。優選地，在外延同時原位摻雜或者在外延之後注入摻雜並退火激活，使得源漏區1S/D具有與襯底I不同的摻雜類型、濃度，以控制器件的電學特性。源漏區1S/D的頂部可以高於鰭片IF的頂部。優選地，可以在鰭片IF沿第一方向的側面形成側牆5，並利用側牆5形成輕摻雜的源漏擴展區與重摻雜的源漏區(均未分別示出)。
[0035]參照圖8，採用後柵工藝，完成後續製造。在整個器件上形成層間介質層(ILD) 6，溼法刻蝕去除假柵極堆疊3/4，在ILD6中留下柵極溝槽(未示出)，在柵極溝槽中依次沉積高k材料的柵極絕緣層7以及金屬材料的柵極導電層8，構成柵極堆疊結構。CMP平坦化柵極堆疊結構直至暴露ILD6。此後，依照標準工藝，在ILD6中刻蝕源漏接觸孔(未示出)直達源漏區1S/D，在源漏接觸孔中沉積金屬氮化物的阻擋層以及金屬材料的導電層，形成源漏接觸塞(未不出)。
[0036]最後形成的器件結構的立體圖如圖9所示，包括:襯底上沿第一方向延伸的多個鰭片結構，沿第二方向延伸並且跨越了每個鰭片結構的多個柵極堆疊，沿第一方向延伸的鰭片結構兩側的多個源漏區，位於多個源漏區之間的鰭片結構構成多個溝道區，其中鰭片結構沿第二方向的側面具有連續的突起，突起包括矩形、三角形、梯形、倒梯形、Σ形(多段折線相連)、C形(超過1/2曲面，曲面可以是圓面、橢圓面、雙曲面)、D形(1/2曲面，曲面可以是圓面、橢圓面、雙曲面)、圓形、橢圓形、扇形、菱形以及其他多邊形或曲面，突起可以是周期性分布或者離散的。上述這些結構的材料和幾何形狀已在方法描述中詳述，因此在此不再贅述。
[0037]依照本發明的FinFET器件及其製作方法，在鰭片側面形成連續突起特別是弧線表面，提高了抑制短溝道效應的能力，同時在同一平面投影面積下增大了溝道有效導電總截面面積，從而提高了器件總體性能。
[0038]儘管已參照一個或多個示例性實施例說明本發明，本領域技術人員可以知曉無需脫離本發明範圍而對器件結構做出各種合適的改變和等價方式。此外，由所公開的教導可做出許多可能適於特定情形或材料的修改而不脫離本發明範圍。因此，本發明的目的不在於限定在作為用於實現本發明的最佳實施方式而公開的特定實施例，而所公開的器件結構及其製造方法將包括落入本發明範圍內的所有實施例。
【權利要求】
1.一種FinFET器件的製作方法，包括: 在襯底上形成沿第一方向延伸的多個鰭片結構； 在每個鰭片結構沿第二方向的側面形成多個突起； 在鰭片結構上形成沿第二方向延伸的柵極堆疊結構； 在柵極堆疊結構兩側形成源漏區，源漏區之間的鰭片結構構成溝道區。
2.如權利要求1的方法，其中，通過幹法刻蝕和/或溼法腐蝕處理鰭片結構側面以形成多個突起。
3.如權利要求2的方法，其中，控制刻蝕和/或腐蝕的工藝參數使得多個突起的形狀包括矩形、三角形、梯形、倒梯形、Σ形、C形、D形、圓形、橢圓形、扇形、菱形及其組合。
4.如權利要求1的方法，其中，多個突起是周期性的、和/或連續的、和/或離散的。
5.如權利要求2的方法，其中，幹法刻蝕包括具有橫向刻蝕深度的各向同性的等離子體幹法刻蝕或反應離子刻蝕，或者各向同性幹法刻蝕與各向異性幹法刻蝕的組合方法。
6.如權利要求2的方法，其中，溼法腐蝕包括利用不同晶向上選擇腐蝕的溼法腐蝕方法。
7.如權利要求1的方法，其中，形成突起之後進一步包括:對鰭片側壁進行表面處理、圓化工藝。
8.一種FinFET器件，包括: 多個鰭片結構，在襯底上沿第一方向延伸； 多個柵極堆疊，沿第二方向延伸並且跨越了每個鰭片結構； 多個源漏區，位於每個柵極堆疊沿第二方向兩側； 多個溝道區，由位於多個源漏區之間的鰭片結構構成； 其中，每個鰭片結構沿第二方向的側壁具有多個突起。
9.如權利要求8所述的FinFET器件，其中，多個突起的形狀包括矩形、三角形、梯形、倒梯形、Σ形、C形、D形、圓形、橢圓形、扇形、菱形及其組合。
10.如權利要求8所述的FinFET器件，其中，多個突起是周期性的、和/或連續的、和/或離散的。
【文檔編號】H01L21/336GK104282561SQ201310275191
【公開日】2015年1月14日 申請日期:2013年7月2日 優先權日:2013年7月2日
【發明者】殷華湘, 馬小龍, 徐唯佳, 徐秋霞, 朱慧瓏 申請人:中國科學院微電子研究所