內存裝置的製作方法

2023-10-05 02:31:34 2

本發明相關於一種內存裝置，尤指一種具有低功耗的內存裝置。

背景技術：

請參考圖1，圖1是現有內存裝置的示意圖。如圖1所示，內存裝置100包含多個內存組件MC，多條字符線WL0-WL255，以及多條位元線BL0-BL255。內存組件MC是以數組型式設置。舉例來說，多個內存組件MC可以設置成一個具有256行及256列的數組。多數條字符線WL0-WL255沿一第一方向A延伸。每一字符線WL0-WL255用以選擇一相對應列的內存組件MC進行讀取或寫入操作。多條位元線BL0-BL255是沿相異於第一方向A的一第二方向B設置，且每一位元線BL0-BL255用以傳輸一相對應行的內存組件MC的數據。

請參考圖2，圖2是現有內存裝置200具有第一種位元線配置的示意圖。如圖2所示，多個內存組件MC被分成一預定數目(例如8個)的內存區塊bk0-bk7，且每一內存區塊bk0-bk7包含32行的內存組件MC。再者，除了內存組件MC、字符線WL0-WL255，以及位元線(bit0_bk0至bit31_bk7)以外，內存裝置200另包含多個多任務器MUX0-MUX7。每一多任務器MUX0-MUX7耦接至一相對應內存區塊bk0-bk7的32行內存組件MC的位元線(bit0_bk0至bit31_bk7)。舉例來說，多任務器MUX0是耦接至內存區塊bk0的32行內存組件MC的位元線(bit0_bk0至bit31_bk0)，而多任務器MUX7是耦接至內存區塊bk7的32行內存組件MC的位元線(bit0_bk7至bit31_bk7)，以此類推。

請參考圖3，圖3是現有內存裝置300具有第二種位元線配置的示意圖。如圖3所示，除了內存組件MC、字符線WL0-WL255，以及位元線(bit0_bk0至bit31_bk7)以外，具有第二種位元線配置的內存裝置300另包含多個多任務器MUX0-MUX31。另外，每一內存區塊bk0-bk7對應的位元線(bit0_bk0至bit31_bk7)被依序分散。舉例來說，多任務器MUX0是耦接至內存區塊bk0-bk7的第1行內存組件MC的位元線(bit0_bk0至bit0_bk7)，而多任務器MUX31是耦接至內存區塊bk0-bk7的第32行內存組件MC的位元線(bit31_bk0至bit31_bk7)，以此類推。相較於圖2的第一種位元線配置，圖3的第二種位元線配置可以簡化布線。

在現有內存裝置100、200、300中，當其中之一條字符線WL0-WL255選擇一相對應列的內存組件MC時，全部位元線(BL0-BL255、bit0_bk0至bit31_bk7)皆會耦接至被選擇的相對應內存組件MC以進行讀取或寫入操作。然而，在讀取或寫入操作中，有些位元線不需要傳輸數據。閒置的位元線會於讀取或寫入操作中消耗電力，因此現有內存裝置100、200、300具有較高的功率消耗。

技術實現要素：

本發明的目的在於提供一種具有低功耗的內存裝置，以解決現有技術的問題。

本發明提供一種內存裝置，包含多條字符線沿一第一方向延伸，以及至少一內存單元。該至少一內存單元包含多個內存組件，至少一條位元線，至少一條行字符線，以及多個開關。該多個內存組件沿相異於該第一方向的一第二方向設置。該至少一條位元線沿該第二方向延伸，且用以傳輸一被選擇的內存組件的數據。該至少一條行字符線沿該第二方向延伸。每一該多個開關具有一控制端耦接於該至少一條行字符線，一第一端耦接於至少一內存組件，以及一第二端耦接於該至少一條位元線。

本發明另提供一種內存裝置，包含多條字符線沿一第一方向延伸，以及至少一內存單元。該至少一內存單元包含多個內存組件群組，至少一條位元線，至少一條行字符線，以及多個行開關。該多個內存組件群組是沿相異於該第一方向的一第二方向設置，每一該多個內存組件群組包含至少一內存組件。該至少一條位元線沿該第二方向延伸，且用以傳輸一被選擇的內存組件的數據。該至少一條行字符線沿該第二方向延伸。每一該多個行開關具有一控制端耦接於該至少一條行字符線，一第一端耦接於該多個內存組件群組其中之一，以及一第二端耦接於該至少一條位元線。

本發明另提供一種內存裝置，包含多個內存區塊沿一第一方向設置，多條字符線沿該第一方向延伸，以及多條列字符線沿該第一方向延伸。每一該多個內存區塊包含一預定數目的內存單元沿該第一方向設置。每一該多個內存單元包含多個內存組件群組，至少一條位元線，以及多個開關。該多個內存組件群組沿相異於該第一方向的一第二方向設置，每一該多個內存組件群組包含至少一內存組件。該至少一條位元線沿該第二方向延伸，且用以傳輸一被選擇的內存組件的數據。每一該多個開關具有一第一端耦接於該多個內存組件群組其中之一，一第二端耦接於該至少一條位元線，以及一控制端。其中每一該多條列字符線耦接於一相對應內存區塊的相對應內存組件群組所對應的開關的控制端。

附圖說明

圖1是現有內存裝置的示意圖。

圖2是現有內存裝置具有第一種位元線配置的示意圖。

圖3是現有內存裝置具有第二種位元線配置的示意圖。

圖4是本發明內存單元具有第一種字符線配置的示意圖。

圖5是本發明內存裝置具有第一種字符線配置及第一種位元線配置的示意圖。

圖6是本發明內存裝置500a具有第一種字符線配置及第二種位元線配置的示意圖。

圖7是本發明內存單元具有第二種字符線配置的第一實施例的示意圖。

圖8是本發明內存單元具有第二種字符線配置的第二實施例的示意圖。

圖9是本發明內存單元具有第三種字符線配置的第一實施例的示意圖。

圖10是本發明內存單元具有第三種字符線配置的第二實施例的示意圖。

圖11是本發明內存裝置具有第三種字符線配置及第一種位元線配置的示意圖。

圖12是圖11中內存裝置的局部示意圖。

圖13是本發明內存裝置具有第三種字符線配置及第二種位元線配置的示意圖。

圖14是圖13中內存裝置的局部示意圖。

圖15是本發明內存單元具有第四種字符線配置的第一實施例的示意圖。

圖16是本發明內存單元具有第四種字符線配置的第二實施例的示意圖。

圖17是本發明內存裝置具有第四種字符線配置及第一種位元線配置的示意圖。

圖18是本發明內存裝置具有第四種字符線配置及第二種位元線配置的示意圖。

圖19是本發明內存裝置的開關的一實施例的示意圖。

圖20至圖22是本發明內存裝置運作於byte致能模式的示意圖。

圖中：

100、200、300 現有的內存裝置；

400a、400b、400c、500a、500b、500 本發明的內存裝置；

A 第一方向；

B 第二方向；

bk0至bk7 內存區塊；

CWL0至CWL7 行字符線；

CWL0_ byte0至CWL0_ byte3 行字符線；

MC 內存組件；

MUX、MUX0至MUX7 多任務器；

WL0至WL255 字符線；

BL0至BL255 位元線；

bit0_bk0至bit31_bk7 位元線；

RWL0_bk0至RWL31_bk7 列字符線；

RWL0_bk0_byte0至RWL0_bk7_byte3 列字符線；

SW 開關；

SW1 行開關；

SW2 列開關。

具體實施方式

下面結合附圖和具體實施例對本發明作進一步說明，以使本領域的技術人員可以更好的理解本發明並能予以實施，但所舉實施例不作為對本發明的限定。

請同時參考圖4及圖5。圖4是本發明內存單元具有第一種字符線配置的示意圖。圖5是本發明內存裝置400a具有第一種字符線配置及第一種位元線配置的示意圖。為了方便說明，圖5中的每一內存單元用來表示一行內存組件MC及相關信號線和開關。如圖所示，內存裝置400a的內存組件MC、字符線WL0-WL255、位元線(bit0_bk0至bit31_bk7)以及多任務器MUX0-MUX7的配置皆相似於圖2中的內存裝置200的配置。內存裝置400a還包含多條行字符線CWL0-CWL7沿第二方向B延伸，以及多個開關SW。每一開關SW具有一控制端耦接於一相對應的行字符線CWL0-CWL7，一第一端耦接於一內存組件MC，以及一第二端耦接於一相對應的位元線(bit0_bk0至bit31_bk7)。每一條行字符線CWL0-CWL7用以控制一相對應內存區塊bk0-bk7的開關SW的開啟與關閉狀態。舉例來說，行字符線CWL0耦接於內存區塊bk0的每一行內存組件MC的256個開關SW的控制端，而行字符線CWL7耦接於內存區塊bk7的每一行內存組件MC的256個開關SW的控制端，以此類推。如此，每一條行字符線CWL0-CWL7可用以同時控制一相對應內存區塊bk0-bk7的全部開關SW的開啟與關閉狀態，且不同內存區塊bk0-bk7的開關SW可以個別控制。

依據上述配置，當其中之一條字符線WL0-WL255選擇一相對應列的內存組件MC進行讀取或寫入操作時，行字符線CWL0-CWL7可進一步用來選擇特定內存區塊bk0-bk7的內存組件MC進行讀取或寫入操作。舉例來說，當行字符線CWL0傳送控制信號至內存區塊bk0的開關SW的控制端時，只有內存區塊bk0的開關SW被開啟以將內存區塊bk0的內存組件MC耦接至相對應的位元線(bit0_bk0至bit31_bk0)，進而讓位元線(bit0_bk0至bit31_bk0)傳輸數據。另一方面，對應於內存區塊bk1-bk7的其他位元線並未被驅動以傳輸數據。因此內存裝置400a的功耗可以減少。

另外，一個內存組件MC可以對應於多條位元線。舉例來說，當內存組件是SRAM的內存組件時，內存組件可以被選擇以耦接至兩條位元線。因此，可以設置兩條或更多條行字符線以控制內存組件和兩條位元線之間的電性連接。

請同時參考圖4及圖6。圖6是本發明內存裝置500a具有第一種字符線配置及第二種位元線配置的示意圖。為了方便說明，圖6中的每一內存單元用來表示一行內存組件MC及相關信號線和開關。如圖所示，內存裝置500a的內存組件MC、字符線WL0-WL255、位元線(bit0_bk0至bit31_bk7)以及多任務器MUX0-MUX31的配置皆相似於圖3中的內存裝置300的配置。雖然每一內存區塊bk0-bk7對應的位元線(bit0_bk0至bit31_bk7)被依序分散，每一條行字符線CWL0-CWL7仍然用以控制一相對應內存區塊bk0-bk7的開關SW的開啟與關閉狀態。舉例來說，行字符線CWL0耦接於內存區塊bk0的每一行內存組件MC的256個開關SW的控制端，而行字符線CWL7是耦接於內存區塊bk7的每一行內存組件MC的256個開關SW的控制端，以此類推。如此，每一條行字符線CWL0-CWL7可用以同時控制一相對應內存區塊bk0-bk7的全部開關SW的開啟與關閉狀態，且不同內存區塊bk0-bk7的開關SW可以個別控制。

相似地，當其中之一條字符線WL0-WL255選擇一相對應列的內存組件MC進行讀取或寫入操作時，行字符線CWL0-CWL7可進一步用來選擇特定內存區塊bk0-bk7的內存組件MC進行讀取或寫入操作。舉例來說，當行字符線CWL0傳送控制信號至內存區塊bk0的開關SW的控制端時，只有內存區塊bk0的開關SW被開啟以將內存區塊bk0的內存組件MC耦接至相對應的位元線(bit0_bk0至bit31_bk0)，進而讓位元線(bit0_bk0至bit31_bk0)傳輸數據。另一方面，對應於內存區塊bk1-bk7的其他位元線並未被驅動以傳輸數據。因此內存裝置500a的功耗可以減少。

請參考圖7。圖7是本發明內存單元具有第二種字符線配置的第一實施例的示意圖。如圖7所示，一行內存組件MC被分成一預定數目(例如32個)的內存組件群組，且每一內存組件群組包含8個內存組件MC。本發明內存單元還包含多條區域位元線，每一區域位元線耦接於一相對應內存組件群組。開關SW是耦接於32個內存組件群組其中之一和一相對應位元線之間，其中開關SW的第一端是經由區域位元線耦接於一相對應內存組件群組。行字符線是用以同時開啟或關閉一相對應內存區塊的每一行內存組件MC對應的32個開關SW。

圖7的第二種字符線配置亦可以應用於圖5的內存裝置400a以及圖6的內存裝置500a。舉例來說，行字符線CWL0可以耦接於內存區塊bk0的每一行內存組件MC的32個開關SW的控制端，而行字符線CWL7可以耦接於內存區塊bk7的每一行內存組件MC的32個開關SW的控制端，以此類推。如此，每一條行字符線CWL0-CWL7可用以同時控制一相對應內存區塊bk0-bk7的全部開關SW的開啟與關閉狀態。

請參考圖8。圖8是本發明內存單元具有第二種字符線配置的第二實施例的示意圖。相異於第7圖的實施例，圖8中每一內存組件群組的內存組件MC相互串接(例如快閃記憶體裝置的內存組件)。行字符線用以同時開啟或關閉一相對應內存區塊的每一行內存組件MC對應的32個開關SW。相似地，圖8的第二種字符線配置亦可以應用於圖5的內存裝置400a以及圖6的內存裝置500a。

在圖7及圖8的實施例中，每一內存組件群組包含8個內存組件MC，但本發明不限於上述實施例。在本發明其他實施例中，每一內存組件群組可依據設計需求包含其他數目的內存組件MC。

相較於圖4中的第一種字符線配置，圖7及圖8中的第二種字符線配置具有較少的開關，因此可以減少內存裝置的整體面積。

請同時參考圖9、圖11和圖12。圖9是本發明內存單元具有第三種字符線配置的第一實施例的示意圖。圖11是本發明內存裝置400b具有第三種字符線配置及第一種位元線配置的示意圖。圖12是圖11中內存裝置400b的局部示意圖。為了方便說明，圖11中的每一內存單元用來表示一行內存組件MC及相關信號線和開關，且字符線於圖11和圖12中被省略。如圖所示，一行內存組件MC被分成一預定數目(例如32個)的內存組件群組，且每一內存組件群組包含8個內存組件MC。開關SW耦接於32個內存組件群組其中之一和一相對應位元線之間。內存裝置400b另包含多條列字符線(RWL0_bk0至RWL31_bk7)沿第一方向A延伸。每一條列字符線(RWL0_bk0至RWL31_bk7)用以開啟或關閉一相對應內存區塊的每一行內存組件MC對應的32個開關SW其中之一。舉例來說，列字符線RWL0_bk0耦接於內存區塊bk0的每一行內存組件MC的第1內存組件群組對應的開關SW的控制端，列字符線RWL31_bk0耦接於內存區塊bk0的每一行內存組件MC的第32內存組件群組對應的開關SW的控制端，以此類推。如此，每一條行字符線(RWL0_bk0至RWL31_bk7)可用以進一步選擇一相對應內存區塊的每一行內存組件MC的一特定內存組件群組以傳輸數據。

請同時參考圖9、圖13和圖14。圖13是本發明內存裝置500b具有第三種字符線配置及第二種位元線配置的示意圖。圖14是圖13中內存裝置500b的局部示意圖。為了方便說明，圖13中的每一內存單元用來表示一行內存組件MC及相關信號線和開關，且字符線於圖13和圖14中被省略。雖然每一內存區塊bk0-bk7對應的位元線(bit0_bk0至bit31_bk7)被依序分散，圖13和圖14中每一條列字符線(RWL0_bk0至RWL31_bk7)仍然用以開啟或關閉一相對應內存區塊的每一行內存組件MC對應的32個開關SW其中之一。舉例來說，列字符線RWL0_bk0耦接於內存區塊bk0的每一行內存組件MC的第1內存組件群組對應的開關SW的控制端，列字符線RWL31_bk0是耦接於內存區塊bk0的每一行內存組件MC的第32內存組件群組對應的開關SW的控制端，以此類推。如此，每一條行字符線(RWL0_bk0至RWL31_bk7)可用以進一步選擇一相對應內存區塊的每一行內存組件MC的一特定內存組件群組以傳輸數據。

請參考圖10。圖10是本發明內存單元具有第三種字符線配置的第二實施例的示意圖。相異於圖9的實施例，圖10中每一內存組件群組的內存組件MC是相互串接(例如快閃記憶體裝置的內存組件)。列字符線是用以開啟或關閉一相對應內存區塊的每一行內存組件MC對應的32個開關SW其中之一。相似地，圖10的第三種字符線配置亦可以應用於圖11的內存裝置400b以及圖13的內存裝置500b。

相較於第一種字符線配置及第二種字符線配置，第三種字符線配置只需開起每行內存組件MC的一個開關SW以傳輸數據。因此第三種字符線配置可以進一步減少內存裝置的功率消耗。然而，列字符線(RWL0_bk0至RWL31_bk7)的數目是行字符線CWL0-CWL7的數目的多倍。第三種字符線配置需要將多條列字符線形成於不同金屬層上，而第一種字符線配置及第二種字符線配置可以將多條行字符線形成於同一金屬層上。舉例來說，當每一內存組件群組包含4個內存組件，且內存裝置包含32個內存區塊時，總共有32條列字符線需要通過4個內存組件的布線區域。因此32條列字符線必須形成於不同金屬層上。至於在第一種字符線配置及第二種字符線配置中，只有一條行字符線需要通過內存組件的布線區域，因此行字符線可以形成於同一金屬層上。

請同時參考圖15和圖17。圖15是本發明內存單元具有第四種字符線配置的第一實施例的示意圖。圖17是本發明內存裝置400c具有第四種字符線配置及第一種位元線配置的示意圖。為了方便說明，圖17中的每一內存單元用來表示一行內存組件MC及相關信號線和開關，且字符線於圖17中被省略。如圖所示，內存裝置400c包含多個行開關SW1以及多個列開關SW2。行開關SW1由相對應的行字符線CWL0-CWL7所控制。列開關SW2由相對應的列字符線(RWL0_bk0至RWL31_bk7)所控制。圖15的行開關SW1的運作相似於圖7的開關SW的運作，且圖15的列開關SW2的運作相似於圖9的開關SW的運作。圖17的列字符線(RWL0_bk0至RWL31_bk7)的電性連接方式相似於圖12的電性連接方式。行開關SW1和列開關SW2串接於一內存組件群組和一相對應位元線(bit0_bk0至bit31_bk7)之間。內存組件MC是由相對應的字符線、行字符線CWL0-CWL7、列字符線(RWL0_bk0至RWL31_bk7)所選擇。

依據上述配置，本發明內存裝置400c可以減少功率消耗。再者，內存裝置400c可以運作於兩種模式。舉例來說，當行字符線默認為開啟全部行開關SW1時，內存裝置400c可以如內存裝置400b般運作；而當每一內存區塊的行字符線延伸至內存組件的分支線被進一步分組成4個群組以個別控制8行內存組件的運作時，內存裝置400c可以運作在byte致能模式以輸出byte格式的數據。

當圖11中的第三種字符線配置用來運作於byte致能模式時，內存區塊的列字符線的數目需要增加為4倍以分別控制每8行內存組件的個別運作。舉例來說，如圖20所示，內存區塊bk0的每條列字符線(RWL0_bk0_byte0至RWL0_bk0_byte3)用來控制第1內存組件群組的每8行內存組件的個別運作。換句話說，總共有32條列字符線需要通過一個內存組件群組的8個內存組件的布線區域，而第四種字符線配置只需要8條列字符線通過一個內存組件群組的8個內存組件的布線區域。因此，第三種字符線配置必須將32條列字符線形成於不同金屬層上，而第四種字符線配置可以將8條列字符線形成於同一金屬層上。舉例來說，如圖21所示，為了控制第三種字符線配置的8個內存區塊的第1內存組件群組運作於byte致能模式，對應於8個內存區塊的第1內存組件群組的列字符線(RWL0_bk0_byte0至RWL0_bk7_byte3)皆會通過每一個內存區塊的第1內存組件群組。然而，如圖22所示，內存區塊bk0的行字符線的分支線被分組成4條行字符線(CWL0_ byte0至CWL0_ byte3)以分別控制每8行內存組件運作於byte致能模式，且第四種字符線配置的列字符線(RWL0_bk0至RWL31_bk7)的數目維持不變。如上所述，內存裝置400c的第四種字符線配置可以如內存裝置400b的第三種字符線配置般運作，因此內存裝置400c和內存裝置400b的功耗幾乎相同。所以第四種字符線配置同時具有第一/第二種字符線配置和第三種字符線配置的優點。

請同時參考圖15和圖18。圖18是本發明內存裝置500c具有第四種字符線配置及第二種位元線配置的示意圖。為了方便說明，圖18中的每一內存單元用來表示一行內存組件MC及相關信號線和開關，且字符線於圖18中被省略。圖18的列字符線(RWL0_bk0至RWL31_bk7)的電性連接方式相似於圖14的電性連接方式。雖然每一內存區塊bk0-bk7對應的位元線(bit0_bk0至bit31_bk7)被依序分散，圖18中的行字符線CWL0-CWL7、列字符線(RWL0_bk0至RWL31_bk7)、行開關SW1以及列開關SW2的運作方式相同於圖17，因此不再加以說明。

請參考圖16。圖16是本發明內存單元具有第四種字符線配置的第二實施例的示意圖。相異於圖15的實施例，圖16中每一內存組件群組的內存組件MC是相互串接(例如快閃記憶體裝置的內存組件)。相似地，圖16的第四種字符線配置亦可以應用於圖17的內存裝置400c以及第18圖的內存裝置500c。

請參考圖19。圖19是本發明內存裝置的開關的一實施例的示意圖。如圖所示，前述開關SW、SW1、SW2可以是電晶體，但本發明不以此為限。開關SW、SW1、SW2亦可以是其他型式的開關組件用以控制內存組件和位元線之間的電性連接。

在上述實施例中，內存組件MC設置成一個具有256行及256列的數組，多個內存組件MC被分成8個內存區塊bk0-bk7，每一內存區塊bk0-bk7包含32行內存組件MC，且每一內存組件群組包含8個內存組件MC。然而，本發明不限於上述實施例。在本發明其他實施例中，數組的行數及列數，內存區塊的數目、內存區塊中的內存組件的行數以及內存組件群組中的內存組件的數目可以相異於上述數目，且可以依據設計需求決定。

以上所述實施例僅是為充分說明本發明而所舉的較佳的實施例，本發明的保護範圍不限於此。本技術領域的技術人員在本發明基礎上所作的等同替代或變換，均在本發明的保護範圍之內。本發明的保護範圍以權利要求書為準。