包括外延區域的半導體器件的製作方法

2023-10-04 21:08:14 5

專利名稱：包括外延區域的半導體器件的製作方法
技術領域：
本發明涉及半導體器件的製造，更具體地說，涉及包括外延區域的半導體器件。
背景技術：
半導體エ業在追求較高器件密度、較高性能、以及較低成本的較小技術節點處理方面取得進步。用於改進的器件性能的一種處理包括創建用於增強的電晶體器件性能的源極/漏極的外延區域。外延區域提供增強載流子遷移率的應變區域。然而，問題可能來自生長外延區域的處理。這些問題包括在器件的其他區域上的生長不必要外延材料。例如，柵極疊層的側壁的暴露可能導致在柵極疊層上的不需要外延生長。由於該生長的形狀，該生長的特徵可能為「蘑菇形」。

發明內容
根據本發明的一方面提供ー種方法，該方法包括提供基板；在基板上形成與柵極結構鄰接的第一隔離材料層，其中，第一隔離材料層包括矽和碳；形成覆蓋在第一隔離材料層上的第二隔離材料層；同時蝕刻第一隔離材料層和第二隔離材料層，以分別形成第一隔離層和第二隔離層；以及在與所述第一隔離層和第二隔離層接合的所述基板上形成外延區域。優選地，該方法進ー步包括在形成第一隔離材料層之前，形成低劑量漏極區域。優選地，該方法進ー步包括在形成外延區域之後，去除第二隔離層。優選地，該方法進ー步包括在去除第二隔離層之後，在基板上形成層間電介質(ILD)層，其中，所述ILD層包括與所述第一隔離層接合的界面。優選地，所述形成所述第一隔離材料層包括沉積SiCN。優選地，形成所述第二隔離材料層包括沉積氮化矽。優選地，所述同時蝕刻所述第一隔離材料層和所述第二隔離材料層包括從所述柵極結構的頂面去除所述第一隔離材料層，並且使所述基板的區域暴露，在所述基板的區域中將形成所述外延區域。 優選地，所述柵極結構包括多晶矽。優選地，所述柵極結構包括覆蓋在所述多晶矽上的硬掩模層。優選地，所述形成所述第一隔離材料層包括形成共形層，所述共形層在形成所述第二隔離材料層之前不被蝕刻。優選地，該方法進ー步包括從所述基板去除所述柵極結構，其中，所述去除所述柵極結構提供具有由所述第一隔離層材料限定的側壁的溝槽。根據本發明的另一方面，本發明提供ー種方法，該方法包括提供半導體基板；在所述半導體基板上形成偽柵極結構；在所述偽柵極結構的側壁上形成隔離元件襯層，其中，所述隔離元件襯層包括矽和碳；形成與所述隔離元件襯層鄰接的主隔離層；在鄰近所述隔離元件襯層和所述主隔離層的所述半導體基板上生長外延區域；在生長所述外延區域之後去除所述主隔離層；以及在去除所述主隔離層之後去除所述偽柵極結構，其中，所述去除所述偽柵極結構形成具有由所述隔離元件襯層限定的壁的溝槽。
優選地，所述生長所述外延區域包括在所述外延區域和所述隔離元件襯層之間創建界面。優選地，所述形成所述隔離元件襯層包括形成具有基本L-形的基本均勻厚度的層。優選地，在所述形成所述主隔離層之前，不蝕刻所述隔離元件襯層。優選地，該方法進ー步包括在包括柵極電介質和包含有金屬的電極的所述溝槽中形成柵極結構以及，其中，所述柵極結構具有與所述隔離元件襯層接合的界面。根據本發明的再一方面，本發明提供ー種器件，該器件包括半導體基板；柵極結構，在所述半導體基板上；外延區域，設置在所述半導體基板上並且鄰近所述柵極結構；隔離元件，具有基本均勻的厚度，與所述柵極結構鄰接，並且具有與所述外延區域接合的至少ー個界面；以及層間電介質層，在所述基板上，並且覆蓋在所述隔離元件上。優選地，所述隔離元件包括矽和碳。優選地，所述外延區域是矽鍺外延和矽外延中的至少ー個。優選地，所述基本均勻的厚度小於約100埃。


當讀取附圖時，本披露的多個方面可以從以下詳細說明最好地理解。需要強調的是，根據エ業中的標準實踐，多種特徵不按比例繪製。事實上，為了論述清楚起見，多種特徵的尺寸可以任意增加或減小。圖I是示出根據本披露的ー個或多個方面的方法的實施例的流程圖。圖2-圖6是與圖I的方法的步驟對應的半導體器件的實施例的橫截面圖。圖7是根據本披露的ー個或多個方面的半導體器件的實施例的橫截面圖。圖8是示出根據本披露的ー個或多個方面的方法的實施例的流程圖。圖9至圖17是與圖8的方法的步驟對應的半導體器件的實施例的橫截面圖。
具體實施例方式應該明白，以下披露提供用於實現本發明的不同特徵的多個不同實施例或實例。以下描述組件和布置的特定實例，以簡化本披露。當然，這些僅是實例並且不用於限制。而且，以下說明中第一部件在第二部件之上、上、或鄰接形成可以包括第一和第二部件直接接觸的實施例，並且還可以包括可以形成插入第一和第二部件的附加部件，使得第一和第二部件可以不直接接觸的實施例。為了簡單和清楚起見，多種部件可以按不同比例任意繪製。圖I中示出製造半導體器件的方法100。方法100開始於框102，其中，提供基板。基板是半導體基板。參考圖2的實例，半導體器件200包括半導體基板202。在實施例中，基板202是晶體結構的矽。其他典型材料包括其他基本半導體(諸如，鍺)或者化合物半導體(諸如，碳化矽、神化鎵、神化銦、以及磷化銦)。基板202可以是絕緣體上矽(SOI)基板。基板202包括有源區204和隔離區206。有源區204可以被適當地摻雜，以提供用於形成有源器件(諸如，NMOS場效應電晶體(NFET)或PMOS場效應電晶體(PFET)半導體器件)的區域。雖然如在此示出的，NFET區域設置在相對左邊，並且PFET區域設置在相對右邊，並且隔離區206插入兩者之間，但是大量配置都是可以的。隔離區204是淺溝槽隔離(STI)結構。可以通過在光 刻圖案化之後使用諸如反應離子蝕刻(RIE)的處理和/或其他合適處理，在基板202中蝕刻孔，來形成STI結構。然後，孔可以填充有絕緣體材料，諸如，氧化物。在實施例中，處理包括氧化物的共形低壓化學氣相沉積(LPCVD)以填充孔，並且繼續進行化學機械拋光(CMP)處理，以平面化氧化物。可以另外或者代替所描述的那些使用其他合適處理。在其他實施例中，除此之外或者代替STI結構，可以使用其他隔離結構(例如，L0C0S、場氧化)。再次參考圖1，然後，方法100進行至框104，其中，提供柵極結構(例如，疊層)。參考圖2的實例，柵極結構208被沉積在結構202上。柵極結構208包括形成或將形成為有源(運算)器件(例如，NFET或PFET器件)的柵極的柵極結構。柵極結構208可以是在形成用於運算器件的金屬柵極結構的柵極替換(還稱為「後柵」)處理中使用的偽柵極(例如，犧牲柵極)。柵極結構208包括ー個或多個層，諸如界面層、柵極電介質層、柵電扱、硬掩模層、保護層、功函數層、和/或其他合適層。一個或多個層可以是犧性的(例如，如在柵極替換處理中提供的)。柵極結構208包括柵極電介質層210。柵極電介質層210可以包括電介質材料，諸如，氧化矽、氮化矽、氮氧化矽、具有高電介質常數(高k)的電介質、和/或其結合。高k材料的實例包括矽酸鉿、ニ氧化鉿、氧化鋯、氧化鋁、ニ氧化鉿-氧化鋁(HfO2-Al2O3)合金、或者其結合。柵極電介質層210可以使用傳統處理(諸如，光刻、氧化、沉積、蝕刻、和/或本領域中已知的多種其他處理)形成。柵極電介質層210可以是犧性的，並且隨後在替換處理中由功能柵極電介質層替換；在其他實施例中，柵極電介質層210保留在最終器件中。在一個實施例中，柵極結構208包括柵電極層212。在一個實施例中，柵電極212包括多晶矽。在實施例中，柵電極212是犧牲層，其隨後在「後柵」或替換柵極處理中被替換。柵電極層212可以通過適當方法形成，諸如，物理氣相沉積(PVD)(濺射)、化學氣相沉積(CVD)、等離子體-增強化學氣相沉積(PECVD)、大氣壓力化學氣相沉積(APCVD)JgHCVD (LPCVD)、高密度等離子體CVD (HDPCVD)、原子層CVD (ALCVD)、和/或本領域技術中已知的其他處理，後面是光刻和蝕刻處理。在其他實施例中，柵電極212包括金屬合成物，諸如，Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其結合、和/或其他合適材料。在實施例中，柵極結構208還包括硬掩模層214，其疊加在柵電極層212上。硬掩模層214可以包括氧化矽。可替換地，硬掩模層214可以是氮化矽、氮氧化矽、和/或其他合適電介質材料。硬掩模層214可以使用諸如CVD、PVD和/或其他合適處理形成。再次參考圖1，然後，方法100進行至框106，其中，形成源扱/漏極區。源扱/漏極區可以是或者包括低劑量區域(例如，低劑量源扱/漏極、或LDD)。參考圖2的實例，LDD區域214設置在基板202中。包括硬掩模層208的高度的柵極結構208的高度可能影響LDD區域214的注入(例如，注入角)。LDD區域214可以使用合適摻雜(例如，η-型或P-型)的離子注入、擴散、和/或其他合適CMOS處理形成。LDD區域214可以包括袋式注入(pocket implant)。源極/漏極注入處理(例如，用於N/P FET的LDD注入)之後可以進行退火處理。在一個實施例中，退火是單步退火(SSA)。
再次參考圖1，然後，方法100進行至框108，其中，第一隔離層材料沉積在基板上。第一隔離層材料可以通過PECVD和/或其他合適處理形成。第一隔離層材料可以是隔離元件的襯墊。參考圖2的實例，隔離層材料216設置在基板202上。隔離層材料216可以是具有基本均勻厚度的共形層(conformal layer)(例如,解決製造處理限制)。隔離層材料216還可以稱為隔離元件襯墊層襯層。隔離層材料216可以包括矽和碳。在一個實施例中，隔離層材料216是SiCN。在另ー實施例中，隔離層材料216是SiC。其他實施例可以包括 與CMOS處理兼容的多種其他低蝕刻率材料(例如，低溼蝕刻率材料)。例如，低蝕刻率材料可以是在溼化學蝕刻中具有低蝕刻率的材料(諸如，HF、磷酸、和/或在處理中通常使用的其他蝕刻劑)，例如，以去除氧化膜。在一個實施例中，選擇材料，使得其基本不由上述ー個或多個溼化學反應蝕刻。隔離層材料216與包括覆蓋柵電極212的側壁的柵極結構208的側壁鄰接。在一個實施例中，隔離層材料216具有小於約100埃的厚度。包括第一隔離層材料的實施例的優點在於第一隔離層材料(例如，低蝕刻率膜)保護柵極側壁，以在從基板去除ー個或多個層(例如，去除偽多柵電極)期間保護器件的臨界尺寸。其他實施例可以包括諸如保護柵極側壁(其可以在蝕刻處理(例如，溼蝕刻)期間保護柵極CD)的優點。在傳統實施例中，溼蝕刻處理(例如，氧化腐蝕)可能由於相關約定結構的臨界尺寸的漂移導致損害隔離層材料。第一隔離層材料還可以限定用於隨後形成的金屬柵極的腔(例如，作為壁)。這些特徵在以下進ー步描述。再次參考圖1，然後，方法100進行至框110，其中，沉積第二隔離層材料。第二隔離層材料可以使用物理氣相沉積(PVD)(濺射)、化學氣相沉積(CVD)、等離子體增強化學氣相沉積(PECVD)、大氣壓カ化學氣相沉積(APCVD)、低壓CVD (LPCVD)、高密度等離子體CVD (HDPCVD)、原子層(ALCVD)、和/或其他合適處理來沉積。參考圖3的實例，隔離層材料302沉積在基板202上。隔離層材料302覆蓋在第一隔離層材料216上。注意，在ー些實施例中，在沉積隔離層材料302之前，不對隔離層材料216執行蝕刻處理。隔離元件302可以包括氮化矽。其他典型合成物包括氧化矽、碳化矽、氮氧化矽、其結合、和/或其他合適材料。隔離層材料302可以稱為用於形成主隔離層的材料。隔離層材料302和隔離層材料可以原位形成或者至少基本同時形成(即，沒有插入處理步驟)。再次參考圖1，然後，方法100進行至框112，其中，隔離層材料被蝕刻。蝕刻處理可以包括各向同性溼蝕刻、幹蝕刻、和/或CMOS製造處理特有的其他蝕刻處理。參考圖4的實例，隔離層材料216和隔離層材料302分別被蝕刻形成隔離層402和404(即，第一隔離層402和第二隔離層404)。形成隔離層材料216和隔離層材料302之後再一起對它們進行蝕刻有助於防止柵電極212和硬掩模層214界面附近的隔離層被破壞，而導致「蘑菇形」外延層(在SiP/SiGe生長完後)的生長。隔離層材料216和隔離層材料302在待形成外延區域或抬升式源極/漏極的區域中從基板202被去除。第一隔離層材料216可以從柵極結構的頂面和/或待生長外延區域的基板202的表面的多個部分去除。在一個實施例中，第二隔離層材料形成第二隔離層404，其厚度約為20納米。隔離層材料216和/或第一隔離層402的厚度可以約為100埃或更少。第一隔離層402可以稱為隔離元件襯墊。第二隔離層404可以稱為主隔離層。注意，在所示實施例中，隔離元件402包括L型形狀。包括隔離元件402和404在內或除它們之外，包括限定用於柵極結構208 (例如，在替換柵極處理中)的壁、偏移隔離層、限定低劑量區域的隔離層、襯墊、限定抬升式/源漏(例如，外延)區域的隔離層、以及其他合適功能的那些層的多個層可以設置在基板202上。在實施例中，第二隔離元件404稱為主隔離元件和/或第一隔離元件402稱為偏移隔離元件。第一隔離層402和/或第二隔離層404可以用於限定源扱/漏極的區域。第一隔離層402和/或第二隔離層404可以用於限定外延區域(例如，限定或設置外延區域的邊緣)。框108、110和112的隔離元件(在一個實施例中，隔離元件402和404)可以基本同時形成(即，沒有引入器件的其他部件的插入處理)。然後，方法100進行至框114，其中，外延區域形成在基板上。參考圖5的實例，夕卜延區域502和504形成在基板上。在一個實施例中，外延區域502是矽外延區域。外延區域502可以提供用於有源器件(諸如，NFET)的源扱/漏扱。在一個實施例中，外延區域504是矽鍺外延區域。外延區域504可以提供用於有源器件(諸如，PFET)的源扱/漏扱。然而，外延生長材料的大量其他實施例都是可以的，諸如，矽、矽鍺、碳化矽、鍺、神化鎵、磷化銦、和/或其他合適材料。外延區域502和504可以是抬升式源扱/漏極區域(參見圖5)，或者在其他實施例中，可以是在基板202中形成的區域(例如，具有與基板202近似共面的頂面)。在基板202和隔離層404之間可以存在外延生長選擇性。這提供了外延區域504的合適形狀和/或位置。另外，隔離層404可以用作保護元件，以在外延處理期間保護(例如，遮蔽)隔離層402和柵極疊層208的側壁。注意，第一隔離元件402可以在外延生長處理期間保護柵極結構208的側壁。在一個實施例中，柵電極層212包括多晶矽。第一隔離元件402在形成區域502和/或504的生長處理期間保護包括其側壁的柵電極層212免受外延材料的不理想生長。從而，硬掩模層214的厚度(其可以確保柵電極212在隔離層高度損失期間不暴露)可以由傳統處理減小。在一個實施例中，硬掩模層214的厚度在約700A和約950A之間。與具有形成隔離層(例如，沉積和蝕刻的第一隔離層材料、沉積和蝕刻的第二隔離層材料)的多個蝕刻的處理相比，由於蝕刻處理可能損失較少材料，這允許減小硬膜厚度。減小的硬掩模層214可以允許更理想的(例如，較大)袋式注入角。隔離元件402在用於外延體積控制(例如，臨界尺寸、CD)的蝕刻處理期間還允許控制隔離層邊緣損失。在一個或多個實施例中，這是因為隔離元件402包括低蝕刻率材料(例如，SiCN、SiC)。然後，方法100進行至框116，其中，從基板去除第二隔離元件。可以使用CMOS製造特有的合適溼蝕刻或幹蝕刻處理去除第二隔離元件。參考圖6的實例，器件600示出隔離元件404的去除。隔離元件402保留在基板202上。隔離元件402可以保留在基板上。然後，方法100進行至框118，其中，層間電介質(ILD)層形成在基板上。參考圖6的實例，ILD層602形成在基板202上。ILD層602可以包括電介質材料，諸如，四こ基正矽酸鹽(tetraethylorthosilicate, TE0S)氧化物、未摻雜娃玻璃、或摻雜的氧化娃,諸如,硼磷矽玻璃(BPSG)、熔融石英玻璃(FSG)、矽酸鹽玻璃(PSG)、硼摻雜矽玻璃(BSG)、SILK (密西根州的陶氏化學公司的產品)、BLACK DIAMOND (加利福尼亞州的聖克拉拉的應用材料公司的產品)、和/或本領域中已知的其他材料。ILD層602可以通過PECVD、旋塗、和/或其他合適沉積處理沉積。 注意，隔離元件402的存在可以具有減小用幹ILD層602 (例如，提供改進的間隙填充)的填充區域的縱 橫比的優點。例如，被標識區域604示出由於隔離元件402的存在導致的減小的縱橫比。隔離元件402的厚度tl可以小於約100埃。隔離元件402的厚度用於減小該區域的深度，以在外延區域502/504和柵極結構208之間進行填充。隔離元件402還可以限定用於後柵處理的腔(例如，保護柵極的CD)，在其中，形成金屬柵極。從而，隔離元件402可以包括一個或多個蝕刻處理可選擇用於去除和替換偽柵極(例如，HF幹蝕亥IJ)的合成物。在一個實施例中，隔離元件402為不同於電介質210的材料。在一個實施例中，電介質210是偽柵極電介質，並且包括隔離元件402，使得隔離元件402在去除偽柵極電介質210期間不被腐蝕(例如，去除)。應該明白，方法100可以繼續CMOS處理流程，以形成多種結構和部件，諸如，矽化物部件、接觸蝕刻停止層(CESL)、附加層間電介質(ILD)層、觸點/通孔、互連層、金屬層、電介質層、鈍化層等。在一個實施例中，如上所述製造的柵極結構(包括在框104中)保留在最終電路中。在其他實施例中，柵極結構部分和/或完全地被去除，並且所得到的溝槽重新填充有適於形成半導體器件的柵極的材料。多層互連(MLI)的多個層形成在基板上，以連接上述多個特徵。現在參考圖7，示出包括本披露的ー個或多個方面的器件700。器件700可以基本類似於圖2、圖3、圖4、圖5和/或圖6的器件，和/或使用方法100的一個或多個元件來製造，所有均在以上描述。器件700包括具有有源區204和插入有源區204中的隔離區206的半導體基板202、低劑量漏極(LDD)區域214、外延區域502和504、ILD層602、以及隔離元件402。隔離元件402可以是具有一個或多個層的隔離層的襯層。這些元件中的一個或多個可以基本類似於以上參考方法100描述的。隔離元件402可以包括矽和/或碳，例如，被選擇以提供低蝕刻率。在一個實施例中，隔離元件402是SiCN。在一個實施例中，隔離元件402是SiC。隔離元件402具有與外延區域502或504接觸的界面(例如，直接接觸的區域)。注意，器件700的優點還在幹，由於外延區域502/504之間的區域和鄰近柵極結構之間的縱橫比的減小導致ILD層602具有改進的間隔填充。器件700的柵極結構可以基本類似於以上參考圖I和圖2描述的柵極結構208。柵極結構包括柵極電介質210和柵電極702。柵極電介質210可以基本類似於如以上參考圖I和圖2描述的。在實施例中,柵電極702是具有包括金屬合成物的柵電極的金屬柵極。用於形成柵電極的合適金屬的實例包括Cu、W、Ti、Ta、TiN、NiSi、CoSi、其結合、和/或其他合適材料。器件700的柵極結構可以進ー步包括設置在柵電極之上的接觸層，以減小接觸電阻並且改善性能。接觸層可以包括金屬矽化物。器件700進ー步包括接觸部件704。接觸部件704可以是鎢插塞、和/或CMOS處理特有的其他合適元件。器件700的柵極結構進ー步包括柵極電介質706。柵極電介質706可以包括電介質材料,諸如,氧化娃、氮化娃、氮氧化娃、具有聞介電常數(聞k)的電介質、和/或其結合。聞k材料的實例包括娃酸給、ニ氧化鉿、氧化鋯、氧化鋁、ニ氧化鉿-氧化鋁(HfO2-Al2Q3)合金、或其結合。柵極電介質層706可以使用傳統處理(諸如，光刻、氧化、沉積、蝕刻、和/或本領域中已知的多種其他處理)形成。柵極電介質層706可以是例如用於上述柵極電介質210的替換電介質。現在參考圖8，示出製造半導體器件的方法800的實施例。方法800基本類似於方法100，並且具有在此描述的不同點。框802、804、806、808基本類似於被標記為方法100的框 102、104、106、108 和 110。
然後，方法800進行至框812，其中，隔離層材料被蝕刻。蝕刻處理可以包括各向同性溼蝕刻、幹蝕刻、和/或CMOS製造處理特有的其他蝕刻處理。參考圖9的實例，隔離層材料216和隔離層材料302 (參見圖3)被分別蝕刻形成隔離層902和904(即，第一隔離層902和第二隔離層904)。隔離層材料216和隔離層材料302在將形成第一外延區域的區域中被從基板202去除。隔離層材料216和/或第一隔離層902的厚度可以約為100埃或者更小。第一隔離層902可以稱為隔離元件襯墊。第二隔離層904可以稱為主隔離層。注意，在所示的實施例中，隔離元件902包括L型形狀。圖9的實施例示出第二隔離層904保留在區域908之上。區域908可以是PFET器件區域。第二隔離層904包括在基板202上執行外延生長處理可選擇的合成物(即，將不在其上生長epi)。在一個實施例中，第二隔離層904是SiN。在一個實施例中，第一隔離層 902 是 SiCN0然後，方法800進行至框814，其中，生長第一外延區域。框814可以基本類似於上述方法100的框114。在一個實施例中，提供第一外延區域，以形成器件的源扱/漏極區域(例如，NFET)。外延處理可以包括原位提供摻雜物、預清潔處理、和/或其他合適處理。參考圖10的實例，外延區域1002設置在基板202上。外延區域1002可以是矽外延。區域1002可以是摻雜的或者不摻雜的。外延區域1002可以形成用於形成在區域906中的器件的源扱/漏極區域。在一個實施例中，區域906限定NFET器件區域。換句話說，在ー個實施例中，外延區域1002形成NFET器件的源極/漏極區域。隔離層904和/或902可以提供防止在例如柵極結構208上的不必要外延生長的保護。注意，隔離層904可以包住隔離層902 (例如，包括隔離層902的頂面)。然後，方法800進行至框816，其中，從基板去除第二隔離層。框816可以基本類似於以上參考圖I的方法100描述的框116。在一個實施例中，使用諸如H3PO4的溼蝕刻去除第二隔離層。參考圖11的實例，去除隔離元件904。然後，方法800進行至框818，其中，在基板上形成第三隔離層材料。第三隔離層材料可以基本類似於上述第二隔離層材料。框818可以基本類似於方法100的框810和/或框110。參考圖12的實例，第三隔離層材料1202形成在基板202上。然後，方法800進行至框820，其中，從基板的區域蝕刻第三隔離層材料。蝕刻處理可以包括各向同性溼蝕刻、幹蝕刻、和/或CMOS製造處理特有的其他蝕刻處理。參考圖13的實例，隔離層材料1202被蝕刻，在區域908中形成隔離層1302。在一個實施例中，區域908限定PFET器件區域。更特別地，隔離層材料1202在將形成第二外延區域的區域中被從基板202去除。隔離層材料1202保留在區域906中(例如，NFET器件區域)。然後』方法800進行至框822，其中，形成第二外延區域。框822可以基本類似於上述方法100的框114。在一個實施例中，提供第二外延區域，以形成器件(例如，PFET)的源扱/漏極區域。外延處理可以包括在外延生長的基板中形成溝槽。外延處理可以進ー步包括原位提供摻雜物、預清潔處理、和/或其他合適處理。在一個實施例中，第二外延區域是矽鍺。參考圖14的實例，外延區域1402被設置在基板202上。外延區域1402可以是SiGe0外延區域1402可以形成用於在區域908中形成的器件的源扱/漏極區域。在ー個實施例中，區域908限定PFET器件區域。換句話說，在一個實施例中，外延區域1402形成PFET器件的源極/漏極區域。外延區域1402可以提供抬升式源極/漏極區域。然後』方法800進行至框824，其中，從基板去除第三隔離層。框824可以基本類似於以上參考圖I的方法100描述的框116和/或上述框816。在一個實施例中，使用諸如H3PO4的溼蝕刻去除第三隔離層。參考圖15的實例，隔離元件1302和隔離層材料1202被去除。在實施例中，可以去除硬掩模層214，以及在同一或隨後處理中去除鄰近硬掩模層214側壁的隔離層的部分。然後，方法800進行至框826，其中，在基板上形成電介質層。框826可以基本類似於以上參考圖I的方法100描述的框118。在沉積電介質材料之後，可以執行化學機械拋光處理。方法800可以包括由於存在第一隔離層，當具有改進的間隔填充時，形成電介質層的優點。參考圖16的實例，ILD層1604形成在基板202上。ILD層1604可以包括電介質材料，諸如四こ基正矽酸鹽(TEOS)氧化物、未摻雜矽玻璃、或摻雜的氧化矽，諸如，硼磷矽玻璃(BPSG)、熔融石英玻璃(FSG)、矽酸鹽玻璃(PSG)、硼摻雜矽玻璃(BSG)、SILK (密西根州 的陶氏化學公司的產品)、BLACK DIAMOND (加利福尼亞州的聖克拉拉的應用材料公司的產品)、和/或本領域中已知的其他材料。ILD層1604可以通過PECVD、旋塗、和/或其他合適沉積處理進行沉積。在CMP之後，示出圖16的ILD層1604。然後，方法800進行至框828，其中，去除柵極結構。以上參考框804描述柵極結構，並且柵極結構可以包括偽柵極結構。注意，可以先前去除偽柵極結構(例如，硬掩模層)的一部分。偽柵極結構可以使用諸如HF的蝕刻劑去除。隔離元件902可以由抗蝕刻劑(例如，具有高蝕刻選擇性)的材料形成。參考圖16的實例，柵電極層212和柵電介質層210 (兩個犧牲(或者偽)部件)被去除，留下由隔離元件902限定的溝槽。然後，方法800進行至框830，其中，形成柵極。柵極可以是器件的可操作柵極。在一個實施例中，柵極包括高k電介質和金屬柵電極。參考圖17的實例,柵極電介質1702和柵電極1704形成在溝槽1602中(參見圖16)。區域906中的柵極電介質1702可以與區域908中的柵極電介質1702相同或者不同(例如，合成物)。區域906中的柵電極1704可以與區域908中的柵電極1704相同或者不同。柵極電介質層1702可以包括電介質材料，諸如，氧化矽、氮化矽、氮氧化矽、具有高電介質常數(高k)的電介質、和/或其結合。高k材料的實例包括矽酸鉿、ニ氧化鉿、氧化鋯、氧化鋁、ニ氧化鉿-氧化鋁(HfO2-Al2O3)合金、或者其結合。柵極電介質層1702可以使用傳統處理(諸如，光刻、氧化、沉積、蝕刻、和/或本領域中已知的多種其他處理)形成。柵電極層1704可以通過合適的方法(諸如，物理氣相沉積(PVD)(濺射)、化學氣相沉積(CVD)、等離子體增強化學氣相沉積(PECVD)、大氣壓力化學氣相沉積(APCVD)JSHCVD (LPCVD)、高密度等離子體CVD (HDPCVD)、原子層CVD (ALCVD)、和/或本領域中已知的其他處理)形成，後面緊接著光刻和蝕刻處理。在實施例中，柵電極1704包括金屬合成物，諸如，Cu、W、Ti、Ta、TiN、TaN, NiSi、CoSi、其結合、和/或其他合適的材料。從而，在此描述了包括提供基板和在基板上形成與柵極結構鄰接的第一隔離材料層的方法的實施例的多個方面。第二隔離材料層鄰近形成，鄰接柵極結構並且覆蓋在第一隔離層上。然後，第一隔離材料層和第二隔離材料層被同時蝕刻，以分別形成第一隔離層和第二隔離層。外延區域形成(例如，生長)在基板上，其中，基板包括與第一和第二隔離層中的每個接觸的界面。第一隔離層可以是襯層。在一些實施例中，該方法進ー步包括在形成第一隔離層之前形成低劑量漏極區域。在一些實施例中，該方法進ー步包括在形成外延區域之後，去除第二隔離層。在去除第二隔離層之後，層間電介質(ILD)層可以形成在基板上；ILD層可以包括與第一隔離層接合的界面。在一個實施例中，第一隔離材料層包括SiCN。在另ー實施例中，包括SiC。在ー個實施例中，第二隔離材料層包括氮化矽。同時蝕刻第一和第二隔離材料層可以包括從柵極結構的頂面去除第一隔離層材料，以及使將形成外延區域的基板的區域暴露。在一些實施例中，形成第一隔離材料層包括形成共形層，其在沉積材料以形成第ニ隔離層之前不被蝕刻。 在另ー實施例中，描述ー種方法，該方法包括提供半導體基板和在半導體基板上形成偽柵極結構。隔離元件襯層形成在偽柵極結構的側壁上。此後，形成與隔離元件襯層鄰接的第二隔離層。然後，在伴隨有隔離元件襯層和第二隔離層的半導體基板上生長外延區域。在一些實施例中，生長外延區域在外延區域和襯層之間創建界面。形成襯層可以包括形成基本均勻厚度的層。在一些實施例中，在形成第二隔離層之前，不蝕刻襯層。在一個實施例中，去除偽柵極結構以提供溝槽，並且在溝槽中形成金屬柵極。還在此描述了器件的實施例，其包括半導體基板、半導體基板上的柵極結構、以及設置在半導體基板上並且鄰近柵極結構的外延區域。器件進ー步包括隔離元件，與柵極結構鄰接並且具有與外延區域接合的至少ー個界面。層間電介質層設置在基板上，並且覆蓋在隔離元件上。在器件的一個實施例中，隔離元件是SiCN。
權利要求
1.一種方法，包括 提供基板； 在所述基板上形成與柵極結構鄰接的第一隔離材料層，其中，所述第一隔離材料層包括矽和碳； 形成覆蓋在所述第一隔離材料層上的第二隔離材料層； 同時蝕刻所述第一隔離材料層和所述第二隔離材料層，以分別形成第一隔離層和第二隔離層；以及 在與所述第一隔離層和第二隔離層接合的所述基板上形成外延區域。
2.根據權利要求I所述的方法，進一步包括 在形成所述第一隔離材料層之前，形成低劑量漏極區域； 在形成所述外延區域之後，去除所述第二隔離層；以及 在去除所述第二隔離層之後，在所述基板上形成層間電介質(ILD)層，其中，所述ILD層包括與所述第一隔離層接合的界面。
3.根據權利要求I所述的方法，其中，所述形成所述第一隔離材料層包括沉積SiCN， 形成所述第二隔離材料層包括沉積氮化矽， 所述同時蝕刻所述第一隔離材料層和所述第二隔離材料層包括從所述柵極結構的頂面去除所述第一隔離材料層，並且使所述基板的區域暴露，在所述基板的區域中將形成所述外延區域。
4.根據權利要求I所述的方法，其中，所述柵極結構包括多晶矽，所述柵極結構包括覆蓋在所述多晶矽上的硬掩模層。
5.根據權利要求I所述的方法，其中，所述形成所述第一隔離材料層包括形成共形層，所述共形層在形成所述第二隔離材料層之前不被蝕刻，並且，所述方法進一步包括 從所述基板去除所述柵極結構，其中，所述去除所述柵極結構提供具有由所述第一隔離層材料限定的側壁的溝槽。
6.一種方法，包括 提供半導體基板； 在所述半導體基板上形成偽柵極結構； 在所述偽柵極結構的側壁上形成隔離元件襯層，其中，所述隔離元件襯層包括矽和碳; 形成與所述隔離元件襯層鄰接的主隔離層； 在鄰近所述隔離元件襯層和所述主隔離層的所述半導體基板上生長外延區域； 在生長所述外延區域之後去除所述主隔離層；以及 在去除所述主隔離層之後去除所述偽柵極結構，其中，所述去除所述偽柵極結構形成具有由所述隔離元件襯層限定的壁的溝槽。
7.根據權利要求6所述的方法，其中，所述生長所述外延區域包括在所述外延區域和所述隔離元件襯層之間創建界面，所述形成所述隔離元件襯層包括形成具有基本L-形的基本均勻厚度的層，其中，在所述形成所述主隔離層之前，不蝕刻所述隔離元件襯層。
8.根據權利要求6所述的方法，進一步包括 在包括柵極電介質和包含有金屬的電極的所述溝槽中形成柵極結構以及，其中，所述柵極結構具有與所述隔離元件襯層接合的界面。
9.一種器件，包括 半導體基板； 柵極結構，在所述半導體基板上； 外延區域，設置在所述半導體基板上並且鄰近所述柵極結構； 隔離元件，具有基本均勻的厚度，與所述柵極結構鄰接，並且具有與所述外延區域接合的至少一個界面；以及 層間電介質層，在所述基板上，並且覆蓋在所述隔離元件上。
10.根據權利要求9所述的器件，其中，所述隔離元件包括矽和碳，所述外延區域是矽鍺外延和矽外延中的至少一個，所述基本均勻的厚度小於約100埃。
全文摘要
本發明描述了一種包括外延區域的半導體器件，包括半導體基板；在該基板上的柵極結構；外延區域，設置在該基板上並鄰近柵極結構；隔離元件，與柵極結構鄰接；以及層間電介質層，覆蓋在隔離元件上。還提供一種方法，包括提供基板並且在基板上形成與柵極結構鄰接的第一隔離材料層。第二隔離材料層鄰近形成，與柵極結構鄰接並覆蓋在第一隔離材料層上。然後，第一隔離材料層和第二隔離材料層被同時蝕刻，以分別形成第一和第二隔離層。外延區域形成(例如，生長)在基板上，基板包括與第一和第二隔離層中的每個接合的界面。第二隔離層可以被隨後去除，並且保留在器件上的第一隔離層減小ILD間隔填充的縱橫比。第一隔離層的典型合成物是SiCN。
文檔編號H01L21/336GK102623317SQ20121001659
公開日2012年8月1日 申請日期2012年1月18日 優先權日2011年1月20日
發明者林昀靚, 林育賢, 沈香谷, 潘德人, 王梓仲, 範瑋寒, 黃益民 申請人:臺灣積體電路製造股份有限公司