乘法數模轉換器的製作方法

2023-10-26 21:59:12

專利名稱：乘法數模轉換器的製作方法
技術領域：
本發明是關於 一 種乘法數模轉換器(multiplying digital-to-analog converter,以下簡稱為MDAC)，特別是關於一種高速低供電電壓的MDAC。
背景技術：
在模數轉換器(analog-to-digital converter,以下簡稱為ADC)的領域中，高速 且高解析度的模數轉換運算通常使用流水線型ADC(pipeline ADC)。流水線型ADC中最重 要的部分之一是MDAC。傳統地，流水線型ADC中有多個MDAC，且每一個MDAC負責產生用於 下一級MDAC的殘餘(residue)。此夕卜，MDAC—萄發由運算方文大器(operational amplifier, 以下簡稱為OP-amp)，電容區，以及開關區組成，其中，電容區用於抽樣(sample)輸入信號， 以協助開關區，且0P-amp將輸入信號與流水線型ADC的子ADC (sub ADC)的輸出比特之間 的殘餘輸出至下一個MDAC。 圖1是依據現有技術的開關10的示意圖。根據現有技術，OP-amp的輸入信號與輸 出信號的多個共模電壓(common mode voltage)被設為VDD/2，其中，VDD是OP-amp的供電 電壓。另外，如圖1所示，開關區內的每一個開關由N型金屬氧化物半導體(Negative Metal Oxide Semiconductor,以下簡稱為NMOS)電晶體MN與P型金屬氧化物半導體(Positive Metal Oxide Semiconductor,以下簡稱為PMOS)電晶體MP的組合而組成。當MDAC在 低供電電壓(例如VDD二 1.2V)下運算，且開關10處於接通模式時，開關10將形成死區 (dead-zone)。 請參考圖2。圖2是處於接通模式的開關10的NMOS電晶體MN與PMOS電晶體PN 的輸入電壓VIN與跨導(transconductance)之間的關係示意圖。在圖2中，曲線11表示 NMOS電晶體麗的跨導，曲線12則表示PMOS電晶體PN的跨導，且VDD = 1. 2V。從圖2中 可以看出，當輸入電壓VIN位於電壓(VDD-VTN)與電壓|VTP|之間時，出現死區，其中，VTN 是NMOS電晶體的門限電壓，且|VTP|是PMOS電晶體的絕對門限電壓(absolute threshold voltage)。換句話說，若供電電壓VDD較低，則開關IO存在死區。在這種情形下，電容區可 能無法正確的抽樣輸入信號。 由於OP-amp的輸入信號的共模電壓設為VDD/2,因此，OP-amp的輸入級也被偏壓 為VDD/2。然而，當VDD是低供電電壓但是系統仍需高速運算時，設計一個偏壓為VDD/2的 輸入級十分困難。因此，設計一個運算在較低供電電壓卻具有較高運算速率的流水線型ADC 是ADC領域當前的挑戰。

發明內容
為解決以上技術問題，本發明提供了一種高速，且只需低供電電壓的MDAC。
本發明提供了一種MDAC，包含OP-amp， OP-amp輸入開關區，電容區，抽樣開關區， 參考電壓開關區，以及反饋開關區。OP-amp在第一供電電壓以及第二供電電壓下運算，其 中，第一供電電壓高於第二供電電壓；OP-amp輸入開關區耦接於共模電壓，選擇性地將共模電壓耦接至0P-amp的多個輸入節點，其中，包含在OP-amp輸入開關區內的所有開關僅利 用PMOS電晶體來實現，且第一供電電壓與共模電壓之間的第一電壓差小於共模電壓與第 二供電電壓之間的第二電壓差；電容區耦接於OP-amp輸入開關區，對相應於輸入信號的電 荷進行抽樣或對相應於參考信號的電荷進行抽樣；抽樣開關區耦接於輸入信號，選擇性地 將輸入信號耦接至電容區；參考電壓開關區耦接於電容區，選擇性地將參考信號耦接至電 容區；以及反饋開關區，耦接於電容區與OP-amp的輸出節點之間，選擇性地將OP-amp的輸 出節點耦接至電容區。 本發明提供的MDAC能夠在低供電電壓的情形下，進行高速運算，進而避免了由於 供電電壓低而導致的運算不正確的問題。


圖1是依據現有技術的開關的示意圖。 圖2是依據圖1所示的處於接通模式的開關的輸入電壓與跨導之間的關係的示意 圖。 圖3是依據本發明實施方式的MDAC的示意圖。 圖4是依據本發明實施方式的圖3所示的MDAC的時鐘CK1，時鐘CK2，時鐘CKld， 以及時鐘CK2d的時序圖。 圖5是依據本發明實施方式的處於接通狀態的本徵NMOS開關、NMOS開關、以及 PMOS開關的輸入電壓與跨導間的關係的示意圖。
具體實施例方式
在本說明書以及權利要求書當中使用了某些詞彙來指代特定的元件。本領域的技 術人員應可理解，硬體製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及權利要 求並不以名稱的差異作為區分元件的方式，而是以元件在功能上的差異作為區分的準則。 在通篇說明書及權利要求當中所提及的"包含"是一個開放式的用語，因此應解釋成"包含 但不限定於"。另外，"耦接"一詞在此包含任何直接及間接的電氣連接手段。因此，若文中 描述第一裝置耦接於第二裝置，則代表第一裝置可以直接電氣連接於第二裝置，或通過其 它裝置或連接手段間接地電氣連接至第二裝置。 請參考圖3。圖3是依據本發明實施方式的MDAC 300的示意圖。MDAC 300包含差 分OP-amp 302， OP-amp輸入開關區304，電容區306，抽樣開關區308，參考電壓開關區310， 以及反饋開關區312。差分OP-amp 302在供電電壓Vdd以及對地電壓(ground voltage) Vss下運算。需注意，為了更清楚的描述本發明的精神，供電電壓Vdd是低供電電壓，例如， 1. 2V，且對地電壓Vss為0V。 OP-amp輸入開關區304耦接於共模電壓Vcm，用於選擇性地將共模電壓Vcm耦接 至差分OP-amp 302的輸入節點Nip及Nin，其中，包含在OP-amp輸入開關區304內的所有 開關利用PMOS電晶體來實現，以減少OP-amp輸入開關區304的阻抗及電容。電容區306耦 接於OP-amp輸入開關區304，用於對相應於輸入信號的電荷進行抽樣或對相應於參考信號 的電荷進行抽樣。差分輸入信號包含第一輸入信號Vi皿以及第二輸入信號Vinp。抽樣開 關區308耦接於第一輸入信號Vi皿以及第二輸入信號Vinp，用於選擇性地將第一輸入信號Vi皿以及第二輸入信號Vinp耦接至電容區306 。差分參考信號包含第一參考電壓Vdacn以 及第二參考電壓Vdacp，其中，第一參考電壓Vdacn可以高於第二參考電壓Vdacp。參考電壓 開關區310耦接於電容區306，用於根據子ADC(未繪示)的輸出選擇性地將第一參考電壓 Vdacn或第二參考電壓Vdacp耦接至電容區306 。反饋開關區312耦接於電容區306與差分 OP-amp 302的輸出節點Nop及Non之間，用於選擇性地將差分OP-amp 302的輸出節點Nop 及Non耦接至電容區306。根據本發明的一實施方式，MDAC 300配置為OP-amp共用配置， 因此MDAC 300進一步包含OP-amp共用開關區314，然而，這並不是本發明的限制。OP-amp 共用開關區314耦接於差分OP-amp 302的輸入節點Nip及Nin與OP-amp輸入開關區304 之間，當MDAC 300進入保持階段(hold phase)時，用於選擇性地將差分OP-amp 302的輸 入節點Nip及Nin連接至OP-amp輸入開關區304，或當MDAC 300進入抽樣階段(sampling phase)時，用於將差分OP-amp 302的輸入節點Nip及Nin從OP-amp輸入開關區304斷開， 其中，包含在OP-amp共用開關區314內的所有開關僅利用PMOS電晶體來實現。
此外，共模電壓Vcm設為基本上與供電電壓Vdd相等。同樣地，這並不是本發明的 限制。換句話說，共模電壓Vcm的選取是為了符合一種條件，此條件是，供電電壓Vdd與共模 電壓Vcm之間的第一電壓差小於共模電壓Vcm與對地電壓Vss之間的第二電壓差。更具體 地，可以選取共模電壓Vcm來符合一種條件，此條件是，所述第一 電壓差小於供電電壓Vdd 與對地電壓Vss之間電壓差的四分之一，且所述第二電壓差不小於供電電壓Vdd與對地電 壓Vss之間電壓差的四分之三。 請再次參考圖3。如圖3所示，OP-amp輸入開關區304包含PMOS開關Sl，PMOS開 關S2以及PMOS開關S3。 PMOS開關SI，PMOS開關S2以及PMOS開關S3通過時鐘(clock) CK1控制，其中，PMOS開關SI耦接於節點Nl與共模電壓Vcm之間，PMOS開關S2耦接於節 點N2與共模電壓Vcm之間，以及PMOS開關S3耦接於節點Nl與節點N2之間。
電容區306包含電容C1，電容C2，電容C3，電容C4，其中，電容C1耦接於節點N3與 節點Nl之間，電容C2耦接於節點N4與節點Nl之間，電容C3耦接於節點N5與節點N2之 間，以及電容C4耦接於節點N6與節點N2之間。 抽樣開關區308通過時鐘CKld控制，抽樣開關區308包含本徵NMOS開關S4，本徵 NMOS開關S5，本徵NMOS開關S6，以及本徵NMOS開關S7，其中，本徵NMOS開關S4耦接於第 一輸入信號Vi皿與節點N3之間，本徵NMOS開關S5耦接於第一輸入信號Vi皿與節點N4 之間，本徵NMOS開關S6耦接於第二輸入信號Vinp與節點N5之間，以及本徵NMOS開關S7 耦接於第二輸入信號Vinp與節點N6之間。 一般地，本徵NMOS有一個約為0. 1V-0. 2V的低 門限電壓VTN。 參考電壓開關區310通過時鐘CK2d控制，參考電壓開關區310包含NMOS開關S8， PMOS開關S9， NMOS開關S15，以及PMOS開關S14，其中，NMOS開關S8耦接於第一參考電壓 Vdacn與節點N4之間，PMOS開關S9耦接於第二參考電壓Vdacp與節點N5之間，NMOS開關 S15耦接於第一參考電壓Vdacn與節點N5之間，以及PMOS開關S14耦接於第二參考電壓 Vdacp與節點N4之間。 反饋開關區312通過時鐘CK2d控制，反饋開關區312包含本徵NMOS開關S10以 及本徵NMOS開關S11，其中，本徵畫0S開關SIO耦接於輸出節點Nop與節點N3之間，以及 本徵NMOS開關Sll耦接於輸出節點Non與節點N6之間。
0P-amp共用開關區314通過時鐘CK2控制，OP-amp共用開關區314包含PMOS開 關S12以及PMOS開關S13，其中，PMOS開關S12耦接於節點Nl與輸入節點Nin之間，以及 PMOS開關S13耦接於節點N2與輸入節點Nip之間。 圖4是依據本發明實施方式的圖3所示的MDAC 300的時鐘CK1，時鐘CK2，時鐘 CKld，以及時鐘CK2d的時序圖。如圖4所示，時鐘CKld是時鐘CKl的延遲時鐘，時鐘CK2d 是時鐘CK2的延遲時鐘。也就是說，時鐘CKl與時鐘CKld的上升沿對齊，而時鐘CKld的下 降沿遲於時鐘CKl的下降沿，時鐘CK2與時鐘CK2d的上升沿對齊，而時鐘CK2d的下降沿遲 於時鐘CK2的下降沿。此外，時鐘CKl與時鐘CK2互不重疊(non-overlapped)，同時時鐘 CKld與時鐘CK2d互不重疊。時鐘CK1，時鐘CK2，時鐘CKld，以及時鐘CK2d的高電壓電平 與供電電壓Vdd相等，也就是，l. 2V，且時鐘CKl，時鐘CK2，時鐘CKld，以及時鐘CK2d的低電 壓電平與對地電壓Vss相等，也就是，OV。當時鐘CKl/時鐘CKld位於高電壓電平時，MDAC 300則處於抽樣階段，且當時鐘CK2/時鐘CK2d位於高電壓電平時，MDAC 300則處於保持階 段。 當將共模電壓Vcm設為基本上與供電電壓Vdd相等時，差分OP-amp 302的輸入 級也應該設計為偏壓在供電電壓Vdd。因此，當通過時鐘CK1接通(turnon)PMOS開關Sl， PMOS開關S2，以及PMOS開關S3時，PMOS開關Sl， PMOS開關S2，以及PMOS開關S3具有良 好的開關特性。類似地，當通過時鐘CK2接通PMOS開關S12及PMOS開關S13時，PMOS開 關S12及PMOS開關S13也具有良好的開關特性。 圖5是處於接通狀態的本徵NMOS開關、NMOS開關、以及PMOS開關的輸入電壓與 跨導之間的關係的示意圖。請參考圖5，曲線502表示本徵NMOS開關的跨導，曲線504表 示PMOS開關的跨導，以及曲線506表示NMOS開關的跨導。從圖5可以看出，當共模電壓 Vcm基本上與供電電壓Vdd相等(也就是，1.2V)時，曲線504表示的跨導較為理想。另一 方面，抽樣開關區308內的本徵NMOS開關S4，本徵NMOS開關S5，本徵NMOS開關S6，以及本 徵NMOS開關S7的跨導通過圖5的曲線502表示，因為門限電壓VTN較小，所以上述跨導也 較為理想。然而，由於差分輸入信號是變化信號，本發明並不限於僅利用本徵NMOS電晶體 來實現抽樣開關區308內的開關。在本發明另一實施方式中，每一個開關(包含抽樣開關 區308內的開關)利用一個本徵NMOS電晶體並聯一個PMOS電晶體來實現。因此，其跨導 可以看作是曲線502與曲線504的結合，則所述跨導在0V到供電電壓Vdd的範圍內不存在 死區。 當通過時鐘CK2d接通參考電壓開關區310時，將第一參考電壓Vdacn耦接至節點 N4的NMOS開關S8的跨導可以通過曲線506表示。將第二參考電壓Vdacp耦接至節點N5 的PM0S開關S9的跨導可以通過曲線504表示。需注意，這並不是本發明的限制。依據本 發明另一實施方式，參考電壓開關區310利用NMOS電晶體將第一參考電壓Vdacn耦接至節 點N4，並利用本徵NMOS電晶體將第二參考電壓Vdacp耦接至節點N5，這樣可以減少ADC系 統的布線以及控制邏輯數目，其中，第一參考電壓Vdacn可以高於第二參考電壓Vdacp。
此夕卜，當通過時鐘CK2d接通反饋開關區312時，本徵NMOS開關S10及本徵NMOS 開關Sll的跨導也可以通過圖5所示的曲線502表示。然而，本發明並不限於僅利用本徵 NMOS電晶體來實現反饋開關區312內的開關。在本發明另一實施方式中，每一個開關(包 含反饋開關區312內的開關)利用一個本徵NMOS電晶體與一個PMOS電晶體的組合來實現。
7因此，跨導可以看作是曲線502與曲線504的結合，則所述跨導在0V到供電電壓Vdd的範 圍內不存在死區。 總體來說，本發明實施方式所提供的MDCA，通過設定基本上與供電電壓相等的共 模電壓Vcm，進而顯著地減輕了高速且低壓供電系統內差分OP-amp輸入級的設計難度。
雖然本發明已以較佳實施方式揭露如上，然其並非用以限定本發明，任何所屬技 術領域中的技術人員，在不脫離本發明的範圍內，可以做一些改動，因此本發明的保護範圍 應以權利要求所界定的範圍為準。
權利要求
一種乘法數模轉換器，包含運算放大器，在第一供電電壓以及第二供電電壓下運算，其中，所述第一供電電壓高於所述第二供電電壓；運算放大器輸入開關區，耦接於共模電壓，選擇性地將所述共模電壓耦接至所述運算放大器的多個輸入節點，其中，包含在所述運算放大器輸入開關區內的所有開關僅利用P型金屬氧化物半導體電晶體來實現，且所述第一供電電壓與所述共模電壓之間的第一電壓差小於所述共模電壓與所述第二供電電壓之間的第二電壓差；電容區，耦接於所述運算放大器輸入開關區，對相應於輸入信號的電荷進行抽樣或對相應於參考信號的電荷進行抽樣；抽樣開關區，耦接於所述輸入信號，選擇性地將所述輸入信號耦接至所述電容區；參考電壓開關區，耦接於所述電容區，選擇性地將所述參考信號耦接至所述電容區；以及反饋開關區，耦接於所述電容區以及所述運算放大器的多個輸出節點之間，選擇性地將所述運算放大器的所述輸出節點耦接至所述電容區。
2. 根據權利要求1所述的乘法數模轉換器，其特徵在於，所述第一電壓差小於所述第 一供電電壓與所述第二供電電壓之間的電壓差的四分之一，以及所述第二電壓差不小於所 述第一供電電壓與所述第二供電電壓之間的所述電壓差的四分之三。
3. 根據權利要求1所述的乘法數模轉換器，其特徵在於，所述共模電壓基本上與所述 第一供電電壓相等。
4. 根據權利要求1所述的乘法數模轉換器，其特徵在於，所述乘法數模轉換器進一步 包含運算放大器共用開關區，耦接於所述運算放大器的所述輸入節點與所述運算放大器 輸入開關區之間，當所述乘法數模轉換器進入保持階段時，選擇性地將所述運算放大器的 所述輸入節點連接至所述運算放大器輸入開關區，或當所述乘法數模轉換器進入抽樣階段 時，將所述運算放大器的所述輸入節點從所述運算放大器輸入開關區斷開，其中，包含在所 述運算放大器共用開關區內的所有開關僅利用P型金屬氧化物半導體電晶體來實現。
5. 根據權利要求1所述的乘法數模轉換器，其特徵在於，包含在所述抽樣開關區內的 所有開關僅利用本徵N型金屬氧化物半導體電晶體來實現。
6. 根據權利要求1所述的乘法數模轉換器，其特徵在於，包含在所述抽樣開關區內的 每一個開關利用至少一個本徵N型金屬氧化物半導體電晶體與至少一個P型金屬氧化物半 導體電晶體的組合來實現。
7. 根據權利要求1所述的乘法數模轉換器，其特徵在於，所述參考電壓開關區包含 第一開關，耦接於第一參考電壓與所述電容區之間，其中，所述第一開關利用至少一個N型金屬氧化物半導體電晶體來實現，且所述第一開關不包含P型金屬氧化物半導體晶體 管；以及第二開關，耦接於第二參考電壓與所述電容區之間，其中，所述第一參考電壓不同於所 述第二參考電壓，所述第二開關利用一個P型金屬氧化物半導體電晶體來實現，且所述第 二開關不包含N型金屬氧化物半導體電晶體。
8. 根據權利要求1所述的乘法數模轉換器，其特徵在於，所述參考電壓開關區包含第一開關，耦接於第一參考電壓與所述電容區之間，其中，所述第一開關利用至少一個 N型金屬氧化物半導體電晶體來實現，且所述第一開關不包含P型金屬氧化物半導體晶體 管；以及第二開關，耦接於第二參考電壓與所述電容區之間，其中，所述第一參考電壓不同於所 述第二參考電壓，所述第二開關利用至少一個本徵N型金屬氧化物半導體電晶體來實現， 且所述第二開關不包含P型金屬氧化物半導體電晶體。
9. 根據權利要求7或8所述的乘法數模轉換器，其特徵在於，所述第一參考電壓高於所 述第二參考電壓。
10. 根據權利要求1所述的乘法數模轉換器，其特徵在於，包含在所述反饋開關區內的 所有開關僅利用本徵N型金屬氧化物半導體電晶體來實現。
11. 根據權利要求1所述的乘法數模轉換器，其特徵在於，包含在所述反饋開關區內的 每一個開關利用至少一個本徵N型金屬氧化物半導體電晶體與至少一個P型金屬氧化物半 導體電晶體的組合來實現。
全文摘要
本發明提供了一種乘法數模轉換器，包含運算放大器，在第一供電電壓以及第二供電電壓下運算；運算放大器輸入開關區，耦接於共模電壓，選擇性地將共模電壓耦接至運算放大器的輸入節點，其中，共模電壓基本上與第一供電電壓相等；電容區，耦接於運算放大器輸入開關區，對相應於輸入信號的電荷或相應於參考信號的電荷進行抽樣；抽樣開關區，耦接於輸入信號，選擇性地將輸入信號耦接至電容區；參考電壓開關區，耦接於電容區，選擇性地將參考信號耦接至電容區；以及反饋開關區，耦接於電容區與運算放大器的輸出節點之間。本發明提供的乘法數模轉換器，能夠在供電電壓低的情形下，進行高速運算，從而可以避免由於低供電電壓而導致的運算不正確的問題。
文檔編號H03M1/66GK101753145SQ200910210790
公開日2010年6月23日 申請日期2009年11月10日 優先權日2008年12月19日
發明者康宗弘, 塗維軒 申請人:聯發科技股份有限公司