溝槽型mosfet及其製造方法
2023-10-19 14:27:02
專利名稱：溝槽型mosfet及其製造方法
技術領域：
本發明涉及半導體器件的結構及其製造方法，特別涉及對於應用在DC-DC轉換器、或高側面裝載驅動(high-side load drive)那樣電源裝置有用的溝槽(trench)型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)及其製造方法。
背景技術：
現有的垂直形的溝槽型MOSFET(以後簡稱為溝槽部MOS)，因其具有結構上的高效，以及導通(ON)電阻特性低之優點，而作為電源控制用電子器件被廣泛應用。
圖8(a)～(f)為表示現有典型的N溝道·溝槽型MOSFET的製造工序的剖視圖(例如，Krishna Shenai著，『Optimitzed Trench MOSFET Technologies forPower Devices』，IEEE Transactions on Electron Devices，vol，39，no，6，p1435-1443，June 1992年)。這裡，可以列舉(a)擊穿電壓(以後簡稱為『BVdss』)、以及(b)導通(ON)電阻(以後簡稱為『Ron』)作為溝槽型MOSFET的兩個關鍵參數(key parameter)。
圖9示出構成MOSFET的各部分的物理配置，以及各部分對於導通(ON)電阻的電阻。圖9中，Rs表示源極部的擴散以及接觸電阻的阻值，Rch表示感應狀態的MOSFET(induced MOSFET)溝道部的電阻值，Racc表示柵極和漏極間的重迭(accumulation)的電阻值，Rdrift表示低摻雜漏極部的電阻值，Rsub表示高摻雜漏極部(基板)的電阻值，。
在MOSFET的導通(ON)電阻(Ron)和圖9示出的各部分的電阻間，成立下式(1)的關係。
Ron＝Rsub+Rch+Racc+Rdrift+Rsub…(1)為了得到高擊穿電壓(BVdss)，通常要降低摻雜在漂移部中的雜質濃度。但是，若降低摻雜在漂移部中的雜質濃度，因Rdrift變高，所以作為MOSFET整體的導通(ON)電阻(Ron)增加。這樣，在Ron和BVdss之間存在折衷選擇(trade-off)的關係。
如圖10所示，現有的溝槽型MOSFET中的，使特定的導通(ON)電阻減小用的技術，該技術取決於將單元間距縮小。另一種作為使擊穿電壓增大用的技術，可以舉出如圖11所示的例子，例如使溝槽的深度以及形狀優化(例如參照美國專利第5,168,331號說明書(1992年12月1日公開))。圖12示出抑制溝槽的角部上擊穿電壓降低用的MOSFET結構以及摻雜分布曲線(例如參照美國專利第4,893,160號說明書(1999年1月9日公開))。
另外，作為與溝槽型MOSFET有關的上述文獻以外的現有技術，可以舉出以下的示例，如日本國公開專利公報即特開平8-23092號公報(1996年1月23日公開)所述的半導體及其製造方法、日本國公開專利公報即特開平11-354794號公報(1999年12月24日公開)所述的p-溝道·溝槽型MOSFET、以及日本國公開專利公報即特開2003-324197號公報(2004年11月14日公開)所述的半導體器件及其製造方法等。
但在與溝槽型MOSFET有關的上述現有技術中，存在以下所述的問題(a)～(c)。
(a)使導通(ON)電阻降低用的主要手段即使單元間距細微化受光刻/蝕刻工序的限制。
(b)溝槽型MOSFET的尺寸取決於單元間距，而單元間距受溝槽的尺寸以及集電極的尺寸限制。
(c)增大擊穿電壓因需要特別的溝槽形狀及/或追加工序，故招致製造工序複雜、生產成本增加、以及生產效率降低。
發明內容
本發明的目的在於提供一種溝槽型MOSFET的結構，它能提高要求溝槽型MOSFET降低導通(ON)電阻或增加擊穿電壓的特性，但不會產生上述問題。
為了達到上述目的，本發明的溝槽型MOSFET是一種在將第1導電型的高摻雜漏極部、第1導電型的低摻雜漏極部、第2導電型的溝道本體(channel body)部、以及第1導電型的源極部依次鄰接形成的半導體基板上，設置了溝槽部的溝槽型MOSFET，其構成為所述溝槽部被所述源極部覆蓋，而且溝槽部和源極部絕緣。
所述溝槽型MOSFET中，因溝槽部被源極部覆蓋，故能加大源極部的接觸區域。其結果，能收到降低溝槽型MOSFET的導通(ON)電阻的效果。再有，與源極部的接觸區有關，沒有為了使接觸區和溝槽成一直線的界限的制約。通過這樣，也能取得可以將溝槽間距做得更小的效果。
另外，本發明涉及的溝槽型MOSFET，通過採用在溝槽部設置柵極電極和下部電極的雙柵極溝槽結構，由於能控制漂移部(低摻雜漏極部)的耗盡層，所以也能取得提高擊穿電壓的效果。
作為因上述效果帶來的更一般的效果，可以舉出能製造尺寸更小、廉價的溝槽型MOSFET的例子。
本發明其它的目的、特徵以及優點，通過以下的闡述將會充分理解。另外，本發明之優點參照附圖及以後的說明也將會明白。
圖1為表示本發明的實施方式的P溝道·溝槽型MOSFET概要的剖視圖。
圖2為表示本發明的其它實施方式的溝槽型MOSFET概要的剖視圖。
圖3為表示本發明的實施方式的溝槽型MOSFET垂直方向的摻雜分布曲線圖。
圖4(a)～圖4(f)為分階段說明本發明的實施方式的溝槽型MOSFET製造工序的，表示各階段的溝槽型MOSFET概要的剖視圖。
圖5為表示埋入溝槽型MOSFET中的溝道層的柵極絕緣體、和溝道本體擴散部10的配置的溝槽型MOSFET的立體圖。
圖6(a)～圖6(f)為分階段說明本發明其它實施方式的溝槽型MOSFET製造工序的，表示各階段的溝槽型MOSFET概要的剖視圖。
圖7表示驅動圖2示出的本發明其它實施方式的雙柵極結構的溝槽型MOSFET的等效電路。
圖8(a)～圖8(f)為說明現有的溝槽型MOSFET製造工序的概要剖視圖，圖8(a)表示製作Epi(n-epi)層和本體部(擴散部、p-base)階段，圖8(b)表示製作SiO2開口結構的階段，圖8(c)表示利用圖8(b)的開口結構，製作規定好蝕刻部的溝槽結構的階段，圖8(d)表示在溝槽結構部上堆積多晶矽後蝕刻的階段，圖8(e)表示蝕刻氧化物並注入N+(源極部)和P+(本體部)的階段，圖8(f)表示堆積層間的絕緣體進行金屬鍍敷的階段。
圖9為對於現有的P溝道·溝槽型MOSFET表示其結構和導通(ON)電阻結構的剖視圖。
圖10為對現有的P溝道·溝槽型MOSFET表示周期結構以及單元間距的剖視圖。
圖11為表示通過對溝槽的深度以及形狀進行優化從而使擊穿電壓增大的現有的P溝道·溝槽型MOSFET的結構的剖視圖。
圖12為表示抑制溝槽角部擊穿電壓降低用的MOSFET結構以及摻雜分布曲線的構成的剖視圖。
具體實施例方式
以下，對本發明的新穎的溝槽型MOSFET及其製造方法進行詳細說明。在本實施方式中，對將本發明用於P型溝槽型MOSFET的情況進行說明。但本發明不限於P型溝槽型MOSFET，N型溝槽型MOSFET也同樣適用，這一點只要是具有本發明所屬技術領域的一般知識的人士想必都能容易理解。
實施方式1本實施方式的溝槽型MOSFET，是一種形成在半導體基板上的溝槽型MOSFET，包括高摻雜漏極部、低摻雜漏極部(漂移部)、溝道本體部、高摻雜源極部、MOSFET柵極感應溝道、溝槽部。上述高摻雜漏極部為第1導電型(本實施方式中為P型)，形成在半導體晶片(本實施方式中，對於形成溝道型MOSF的器件整體，稱為『半導體晶片』、或『晶片』)的裡側。上述低摻雜漏極部為第1導電型，做成與上述高摻雜漏極部相接、上述溝道本體部是第2導電型(本實施方式中為N型)，形成在上述低摻雜部和源極部之間。上述高摻雜源極部為第1導電型，形成在半導體基板最上面，與上述溝道本體部接觸。上述MOSFET柵極感應溝道型成於上述溝槽部的垂直壁上。上述溝槽部其底部從半導體基板的最上面到達上述低摻雜漏極部貫穿該低摻雜漏極部，半導體基板的最上面被源極部覆蓋。垂直溝槽型MOSFET的溝道長度由第2導電型的溝道本體部深度和第1導電型的上述源極部的結合深度而定。在上述溝槽部的垂直壁上堆積或成長絕緣體，在上述溝槽部內堆積著靠上述柵極絕緣膜層與半導體基板分離的柵極電極。作為連續的半導體層形成的上述高摻雜源極部利用絕緣體與上述溝槽部以及埋設在該溝槽部的上述柵極電極隔離。
以下，參照附圖對本發明的實施方式進行說明。
圖1為表示本發明的實施方式的溝槽型MOSFET概要的剖視圖。在高度摻雜的基板(高摻雜漏極部)1上形成作為漂移部起作用的外延層(低摻雜漏極部)2。溝槽型MOSFET的本體部(溝道本體部)3的極性與漂移部2相反。利用柵極電極5和柵極絕緣體(柵極感應溝道)4形成溝槽型MOSFET的感應。源極擴散部(源極部)7和上部金屬層8接觸。漏極9利用金屬鍍敷形成在溝槽型MOSFET的底側(和上部金屬層8相反一側)。還有，本實施方式中，以後稱上部金屬層8一側為表面側、稱漏極9一側為底面側。
本實施方式的溝槽型MOSFET在將基板1、外延層2、本體部3、以及源極擴散部7依次疊層而成的半導體基板上形成貫穿本體部3以及外延層2，併到達基板1的溝槽部6，該溝槽部6表面側邊緣被源極擴散部7覆蓋。利用相鄰的溝槽部6間的間隔、和摻入漂移部即外延層2的雜質濃度，就能決定外延層2的特徵即RESURF特性。
另外，源極擴散部7做成覆蓋溝槽部6表面一側。通過這樣，因能增大源極擴散部7的體積，故能使源極擴散電阻降低。這種連續形成源極擴散部7的結構(elevated source structure)例如能利用矽外延來製作。
圖4(a)～圖4(f)為分階段說明本發明的實施方式的溝槽型MOSFET製造工序的，表示各階段的溝槽型MOSFET概要的剖視圖。
首先，作為最初的由矽組成的基板1，典型的為利用P型摻雜成其電阻率在0.01Ω.cm～0.05Ω.cm範圍內的厚500μm～650μm的基板。但溝槽型MOSFET製成後，由於背面研磨(back lapping)使基板1的厚度減薄到100μm～150μm。
在P+基板即基板1上，通過使比該基板1低地摻雜過的P層外延成長，形成金屬鍍敷層(Epi layer)2。這樣形成的外延層2的厚度Xepi、以及電阻值ρepi，可以由自溝槽型MOSFET求得的最終的電氣特性來設定。典型的是為了降低溝槽型MOSFET的導通(ON)電阻，雖然須降低外延層2的電阻，但在和擊穿電壓之間存在二律背反(折衷選擇)的關係。圖3為表示本實施方式的溝槽型MOSFET垂直方向的典型摻雜分布曲線圖。
本實施方式的溝槽型MOSFET的本體部3為N型，在矽表面通過注入磷原子(implant)進行製作，使得摻雜濃度為5×1016～7×1017(atoms/cm3)。N型的本體部3雖因溝槽型MOSFET的電氣特性而異，但在深度Xn 2μm～5μm的範圍內，設計成能實現和外延層2之間的PN結。例如，以40V工作的器件，外延層2典型的設計為Xn在2.5μm～3μm範圍。
也可以使SiGe層成長形成漂移部即外延層2，而實現增加其空穴遷移率。由該SiGe層組成的外延層2可以經多次堆積(deposit)形成。例如，可以和由SiH6和GeH4組成的氣體一起，通過利用沿垂直方向堆積的CVD反應物而形成。
通過控制SiGe層中Ge的量，因能獲得畸變(Strained)的Si層，所以能使外延層2中空穴遷移率增大。
如圖4(a)所示，在本體部3的上側(晶片的最上層)上堆積著SiO2層21和CVD氧化物層22。這些SiO2層21和CVD氧化物層22為了規定溝槽部6利用公知的光刻技術形成圖案。這樣，通過蝕刻SiO2層21和CVD氧化物層22重疊體作為蝕刻掩模用，在基板1、外延層2、以及本體部3上形成溝槽部6。
本實施方式的溝槽型MOSFET中，典型的結構為溝槽部6的深度約在1.5μm～5μm範圍內，溝道部(channel body)的深度比溝槽部6的深度稍淺。另外，溝槽部6的寬度通常在0.5μm～3μm範圍內。溝槽部6的底位於與外延層2和基板1的邊界實質上相同的位置，溝槽部6有圍著漂移部的部分。
如圖4(a)所示，利用蝕刻形成溝槽部6後，利用熱使表面氧化物(SiO2)成長，長成5nm～10nm後，除去該表面氧化物。通過這樣，能利用形成溝槽部6的蝕刻工序除去在半導體垂直方向的表面產生的損傷。接著，本實施方式中，在溝槽部6的側面利用熱使SiO2成長，使其長成5nm～10nm的厚度。這樣，在溝槽部6的側面形成SiO2層24。然後，溝槽部6在被CVD氧化物25充滿後，如圖4(b)所示，反覆腐蝕使CVD氧化物25隻殘留於溝槽部6底部。本實施方式中，反覆腐蝕直至比外延層2和本體部3間的邊界更稍些靠近基板1一側的位置，使CVD氧化物25堆積在溝槽部6上。
除去SiO2層24後，使柵極氧化物(SiO2)成長至與溝槽型MOSFET的最高工作電壓對應的厚度後，用柵極電極5的材料5充滿溝槽部6。本實施方式中，利用典型的材料即多晶矽作為柵極電極5的材料。另外用POCl3作為和磷一起摻雜在多晶矽中用的摻雜源。
如上所述，摻雜後，為了從晶片平坦的表面除去多晶矽進行多晶矽的平整。通過這樣，構成柵極電極5的多晶矽只留在充滿溝槽部6的部分。從圖4(c)所示的狀態，除去SiO2層21和CVD氧化物層22的疊層物後，通過將整片晶片氧化，從而用氧化層27覆蓋多晶矽的柵極電極5的上端表面，使柵極電極5孤立。還有，圖4(c)中，為便於說明，以SiO2層21以及CVD氧化層22也存在的狀態在柵極電極5上形成氧化層27，但實際上，在形成氧化層27的狀態下，晶片上不存在外延層21以及氧化層27。
然後，如圖4(d)所示，在晶片的上面(和基板1相反一側的面)上疊層未摻雜的非晶形Si層28。該非晶形Si層28在氮氣氣氛中，通過進行550℃～600℃約12小時的熱處理，以固相狀態結晶。由於非晶形Si層28和Si接觸，故利用上述處理產生結晶。還有，和非晶形Si層28接觸的Si為本體部3。其結果，非晶形Si層28結晶，在溝槽部6最上層(和基板1相反一側的最外層)上形成Si層29(圖4(e))。
如上所述，在製成圖4(e)所示的晶片後，利用公知的方法形成上部金屬層8、以及漏極9，將外延層29作為P型、作為源極擴散部7，如圖4(f)所示，製成本實施方式的溝槽型MOSFET。
圖5為說明溝道本體擴散部10配置用的溝槽型MOSFET的概要立體圖。可以利用人們熟悉的光致抗蝕掩模以及離子注入(ion implantation)方法形成源極擴散部7和溝道本體擴散部10。為了在0.2μm～0.5μm之間的深度上形成PN結，通過注入P型的摻雜劑(11B+、或BF2+)，使其為約1×1015～3×1015的濃度(dose)，而形成P+型的源極擴散部7。同樣，為了在0.2μm～0.5μm之間的深度上形成結合，通過注入N型的摻雜劑(31P+、或75As+)，使其為約1×1015～3×1015的濃度(dose)，而形成溝道本體擴散部10。
也可以在P型的源極擴散部7、以及N型溝道本體擴散部10上利用矽化工藝(silicidation process)，代替上述的工藝。
最後，層間的絕緣體層、觸點11、以及上部金屬層8，都能用現有公知的典型的IC器件製造方法形成。
利用背面研磨，將晶片的厚度減薄到100μm～150μm後，金屬鍍敷堆積(stack)形成在晶片背面(基板1)，在430℃形成氣體(forming gas)中經10分鐘處理，進行合金化(alloy)。
如上所述，本實施方式的器件，由於為源極擴散部7遍布晶片整個面上的連續構成，所以能降低源極擴散電阻。另外，為了進一步降低源極擴散電阻可以利用矽化合物構成該源極擴散部。
實施方式2以下，參照附圖對本發明的實施方式2的溝槽型MOSFET進行說明。本發明的實施方式中，在與上述實施方式中已說明過的構件起同樣功能的構件上標註同一標號，其說明省略。
圖2為表示本實施方式的溝槽型MOSFET的概要構成的剖視圖。如該圖所示，本實施方式的溝槽型MOSFET在溝槽部6內，僅在柵極電極5之下形成下部電極15這一點上不同於上述實施方式，除此以外的構成均與參照圖1說明過的相同。
溝槽部6中的柵極電極5控制本體部3的溝道感應，下部電極15控制漂移部即外延層2。本實施方式的溝槽型MOSFET其下部電極15設在圍著溝槽部6的外延層2的部分上。因而，外延層2上除了加上來自柵極電極5的縱向電壓，還加上來自下部電極15的橫向電壓。通過這樣，能使外延層2某一位置的電場綜合緩和。這樣，通過設置下部電極15，能抑制在外延層2上產生耐壓不良現象。
以下，參照圖6(a)～圖6(f)說明圖2示出的MOSFET的製造工序。圖6(a)～(f)為分階段說明本發明其它實施方式的溝槽型MOSFET製造工序的，表示各階段的溝槽型MOSFET概要的剖視圖。
如圖6(a)所示，在利用蝕刻形成溝槽部6後，利用熱使表面氧化物(SiO2)成長為5nm～10nm後，除去該表面氧化物。通過這樣，利用形成溝槽部6的蝕刻工序能除去在半導體垂直方向表面上產生的損傷。接著，本實施方式中，利用熱使SiO2在溝槽部6的側面上成長。這樣，SiO2層24形成在溝槽部6側面。然後，溝槽部6堆積多晶矽(Polysi)後，如圖6(b)所示，反覆蝕刻形成下部電極15，使多晶矽殘留於溝槽部6的底部。
本實施方式中，反覆蝕刻直至比外延層2和本體部3間的邊界稍些靠近基板1一側的位置，使得多晶矽堆積於溝槽部6，形成下部電極15。另外，形成下部電極15的多晶矽N型或P型雜質一起摻入。這樣，本實施方式中，在溝槽部6的底部(比柵極電極5低的一側)形成不是由CVD氧化物而是由多晶矽組成的下部電極15。
除去SiO2層24後，使柵極氧化物(SiO2)成長至與溝槽型MOSFET的最高工作電壓對應的厚度後，用柵極電極5的材料5充滿溝槽部6。本實施方式中，利用典型的材料多晶矽作為柵極電極5的材料。另外用POCl3作為和磷一起摻雜在多晶矽中用的摻雜源。
如上所述，摻雜後，為了從晶片平坦的表面除去多晶矽進行多晶矽的平整。通過這樣，構成柵極電極5的多晶矽只留在充滿溝槽部6的部分。通過這樣，構成柵極電極5的多晶矽就只剩下充滿溝槽部6的部分。從圖6(c)所示的狀態，除去SiO2層21和CVD氧化物層22的疊層物後，將整片晶片氧化，通過這樣，用氧化層27覆蓋多晶矽的柵極電極5的上端表面，使柵極電極5孤立。
然後，如圖6(d)所示，在晶片的上面(和基板1相反一側的面)上疊層未摻雜的非晶形Si層28。該非晶形Si層28在氮氣氣氛中，通過進行550℃～600℃約12小時的熱處理，以固相狀態結晶。由於非晶形Si層28和Si接觸，故利用上述處理產生結晶。其結果，非晶形Si層28結晶，在溝槽部6最上層(和基板1相反一側的最外層)上形成Si層29(圖6(e))。
如上所述，在製成圖6(e)所示的晶片後，利用公知的方法形成上部金屬層8、以及漏極9，將外延層29作為P型、作為源極擴散部7，如圖6(f)所示，能製成本實施方式的溝槽型MOSFET。
本實施方式的溝槽型MOSFET，如上所述，漂移部即外延層2被溝槽部6包圍。通過這樣，能利用埋在溝槽部6中的下部電極15控制漂移部6中的消耗(depletion)以及側面的電場。這樣，通過用下部電極15抑制電場強度，本發明的溝槽型MOSFET能獲得相當高的擊穿電壓。
為了取得上述效果，最好將溝槽部6距離Ts(參照圖2)和漂移部的摻雜濃度Ndrift一起優化，通常，最好Ndrift×Ts在大於等於3×1011(atoms/cm2)、以及小於等於3×1012(atoms/cm2)的範圍內，而約1012(atoms/cm2)))則更好。
本實施方式的溝槽型MOSFET，在重疊設置兩個柵極電極的雙柵極結構上不同於上述實施方式。利用重疊設置的柵極電極中上側的柵極電極5控制由本體部3的表面反轉形成的MOS電晶體溝道。而且，下側的柵極電極即下部電極15可以連接和上側柵極電極5不同的電壓源，或連接和柵極電極5相同的電壓源。下部電極15在OFF狀態時，為了拓寬電場部分，起使外延層2耗盡(deplete)的作用，通過這樣，能增大溝槽型MOSFET的擊穿電壓。
這裡假設構成為由多晶矽組成的下部電極15直接連接柵極電極5，因增加柵極和漏極間重迭造成的容量，所以密勒效應增大。為避免此類問題產生，由多晶矽組成的下側柵極電極15最好其構成為如圖7所示，與能利用主柵極的電壓驅動的單一增益緩衝放大器(unity-gain buffer amplifier)來的輸出連接。
還有，在圖7中，G1表示柵極電極5、G2表示下部電極15，A表示用和供給柵極電極5(G1)的電壓相關的的電位(本實施方式中，為和供給G1的電壓成比例的電位)，驅動G2的放大器。
如上所述，在本發明的溝槽型MOSFET中，作為使溝槽型MOSFET的導通(0N)電阻降低用的主要手段，採用以下兩種技術手段(a)、(b)以及它們之組合。
(a)為了降低源極擴散電阻，形成覆蓋溝槽部整個上部的源極部。
(b)抑制垂直方向電場強度的漂移部。
另外，如上所述，通過形成源極部覆蓋溝槽部，由於能減小溝槽型MOSFET的單元間距，所以能使電晶體尺寸縮小。
為解決上述問題，本發明的溝槽型MOSFET，是一種在將第1導電型的高摻雜漏極部、第1導電型的低摻雜漏極部、第2導電型的溝道本體部、以及第1導電型的源極部依次相鄰形成的半導體基板上，設置了溝槽部的溝槽型MOSFET，其特點是上述溝槽部被上述源極部覆蓋，而且溝槽部和源極部絕緣。
根據上述的構成，由於取消與源極部的接觸有關的制約，所以能改進溝槽型MOSFET的特性，提高集成密度、減小導通(ON)電阻。即通過在溝槽部和源極部絕緣的狀態下，構成源極部覆蓋溝槽部，從而做到減小導通(ON)電阻。
另外，現有的溝槽型MOSFET中，如圖10所示，由於基板表面利用溝槽部分割源極部，所以該每一個分割成的源極部上要逐個設置取得源極接觸用的孔，與此相反，本發明的溝槽型MOSFET的源極部由於其構成為覆蓋溝槽部的連續的面，所以對在源極部上設置接觸孔的位置沒有限制，能利用規定寬鬆的加工工藝做到高密度。
即，本發明的溝槽型MOSFET由於溝槽部被源極部覆蓋，所以在現有的開接觸孔用的設計上沒有制約，不需要和現有相同級別的細微加工工藝。由此，與現有相比能減少生產成本。
另外，溝道本體部具有向該溝道本體部提供電位用的本體接觸部。在將本發明的溝槽型MOSFET作為功率元件使用的情況下，通常，本體接觸部以和源極部相同電位的形式被利用，但也可提供與這些不同的電位。
還有，將溝槽部和源極部絕緣用的構成並無特別限定，但也可以例如在兩者之間形成柵極絕緣層。另外，上述『第1導電型』和『第2導電型』表示一方若是P型則另一方便是N型，本發明的溝槽型MOSFET可以是P型溝槽型MOSFET和N型溝槽型MOSFET的任一種。
最好所述溝槽部貫穿所述溝道本體部、以及所述低摻雜漏極部，直至所述高摻雜漏極部，在圍住所述溝道本體部的部分上設置控制溝道導電用的柵極電極，在圍住所述低摻雜漏極部的部分上設置絕緣體部。
根據上述構成，能抑制在溝槽部底部附近產生結合破壞。即，利用設置在溝槽部的柵極電極下部上的絕緣體部能抑制電場強度，所以能防止溝槽部底部附近結合破壞並提高耐壓性能。由此，能增大溝槽型MOSFET的擊穿電壓。
如上所述，在將結構做成在溝槽部上設置柵極電極和絕緣體部時，最好將結構做成從所述柵極電極底部至所述半導體基板表面的距離和從所述高摻雜漏極部和所述低摻雜漏極部的邊界面至所述半導體基板表面的距離實質上相等。
通過這樣，能有效地實現控制柵極電極造成的溝道導電，以及防止絕緣體部的結合破壞。在本發明中，所謂『柵極電極的底部』係指溝槽部底部一側的柵極電極端，所謂距離『實質上相等』係指一方在另一方的0.9～1.1倍的範圍內。
另外，最好所述溝槽部貫穿所述高摻雜漏極部、以及所述低摻雜漏極部，直至所述溝道本體部，在圍住所述高摻雜漏極部的部分上設置控制溝道導電的柵極電極，在圍住所述低摻雜漏極部的部分上設置與所述柵極電極電氣上分開的下部電極。
利用上述構成，能抑制在溝槽部底部附近產生結合破壞。即利用設置在溝槽部的柵極電極下部上的，和柵極電極電氣上分開的下部電極，能將與漂移部的深度方向垂直的方向(橫向)的電場加在漂移部即低摻雜漏極部上。由此，在低摻雜漏極部上，與只在溝槽部深度方向(縱向)外加電場的情況相比，能將低摻雜漏極部的位置(點)上的電場綜合緩和(在矢量上變小)，提高溝槽部底部附近耐壓性能。由此，能增大溝槽型MOSFET的擊穿電壓。
現有的溝槽型MOSFET中，如圖10所示，在溝道本體部和漂移部(低摻雜漏極部)之間為P/N結合，在該結合部或溝槽部底部附近有時會發生結合破壞(耐壓不良)。這種結合破壞的原因是在該部分的縱向的電場大。所以，本發明如以上所述，通過緩和縱向的電場，抑制結合破壞。
如上所述，在將結構做成下部電極設置在溝槽部上的情況下，可以將結構做成電氣驅動所述下部電極的放大器的輸出與供給上部柵極電極的電壓相關。
這裡所謂『放大器的輸出與供給上部柵極電極的電壓相關』雖然可以舉出例如將結構做成與向上部柵極電極提供放大器輸出的電壓成比例的大小，但並不限於此，也可以兩者間有某種其它的關聯。
另外，可以在所述溝槽部的垂直壁上形成柵極感應溝道，溝槽型MOSFET的結構也可做成溝道長由所述溝道本體部的深度和所述源極部的結合深度之差而定。
這裡所謂『所述溝道本體部的深度和所述源極部的結合深度之差』係指從設置所述基板的所述溝槽部一側基板表面開始的至所述溝道本體部和所述低摻雜漏極部間結合部的距離，與至所述溝道本體部和所述源極部距離之差，即，溝槽部深度方向的所述溝道本體部的寬。
本發明的溝槽型MOSFET中，可以將所述半導體基板作為矽(的基板)，也可以將所述低摻雜漏極部作為利用SiGe的外延形成的。通過用SiGe構成因能提高低摻雜漏極部中載流子的遷移度，所以，能降低溝槽型MOSFET的導通(ON)電阻。
最好所述低摻雜漏極部雜質的摻雜程度Ndrift和所述溝槽部間的寬Ts之間的乘積Ndrift×Ts在大於等於3×1011(atoms/cm2)、以及小於等於3×1012(atoms/cm2)的範圍內。
通過構成所述低摻雜漏極部使所述雜質的摻雜程度Ndrift和所述溝槽部間的寬Ts滿足上述關係，從而能增大擊穿電壓。還有，所謂溝槽部間的寬Ts係指相鄰的溝槽部側壁與側壁間的距離，即被溝槽部隔開的低摻雜漏極部的寬。
以上所說的本發明的溝槽型MOSFET，是一種在將第1導電型的高摻雜漏極部、第1導電型的低摻雜漏極部、第2導電型的溝道本體部、以及第1導電型的源極部相鄰各部之間互相接觸地依次形成的半導體基板上設置了溝槽部的溝槽型MOSFET的製造方法，在上述溝槽部上形成絕緣膜後，再在已形成該絕緣膜的溝槽部以及上述溝槽部上疊層非晶形矽層，通過使非晶形矽層結晶從而能利用形成上述源極部的方法來製造。
另外，所述非晶形矽的結晶可以利用在惰性氣體氣氛中的熱處理來完成，所述惰性氣體是氮氣，所述熱處理可以在氣氛溫度大於等於550℃、小於等於600℃範圍內進行。
另外，本發明的溝槽型MOSFET，是一種在將第1導電型的高摻雜漏極部、第1導電型的低摻雜漏極部、第2導電型的溝道本體部、以及第1導電型的源極部相鄰各部之間互相接觸地依次形成的半導體基板上設置了溝槽部的溝槽型MOSFET的製造方法，在上述溝槽部上形成絕緣膜後，再在已形成該絕緣膜的溝槽部以及上述溝槽部上疊層多晶矽層，利用形成上述源極部的方法來製造。
本發明不限於上述各實施方式，在權利要求書所示的範圍內可作各種變更，對於將在不同實施方式中分別揭示的技術手段適當組合後得到的實施方式也包括在本發明的技術範圍內。
另外，本發明的說明書中所作的具體實施方式
或實施例歸根結底是幫助理解本發明的內容，不應限於所述的具體示例而作狹義的解釋，在本發明的精神和以下所述的權利要求範圍內可以作各種變更並實施。
權利要求
1.一種溝槽型MOSFET，其特徵在於，在將第1導電型的高摻雜漏極部、第1導電型的低摻雜漏極部、第2導電型的溝道本體部、以及第1導電型的源極部依次相鄰形成的半導體基板上，設置了溝槽部，所述溝槽部被所述源極部覆蓋，而且溝槽部和源極部絕緣。
2.如權利要求1所述的溝槽型MOSFET，其特徵在於，所述溝槽部貫穿所述溝道本體部、以及所述低摻雜漏極部，直至所述高摻雜漏極部，在圍住所述溝道本體部的部分上設置控制溝道導電用的柵極電極，在圍住所述低摻雜漏極部的部分上設置絕緣體部。
3.如權利要求2所述的溝槽型MOSFET，其特徵在於，從所述柵極電極底部至所述半導體基板表面間的距離，與從所述高摻雜漏極部和所述低摻雜漏極部間邊界面至所述半導體基板表面間的距離實質上相等。
4.如權利要求1所述的溝槽型MOSFET，其特徵在於，所述溝槽部貫穿所述高摻雜漏極部、以及所述低摻雜漏極部，直至所述溝道本體部，在圍住所述高摻雜漏極部的部分上設置控制溝道導電用的上部柵極電極，在圍住所述低摻雜漏極部的部分上設置和所述上部柵極電極電氣分開的下部電極。
5.如權利要求4所述的溝槽型MOSFET，其特徵在於，電氣驅動所述下部電極的放大器輸出，與向上部柵極電極提供的電壓相關。
6.如權利要求1所述的溝槽型MOSFET，其特徵在於，在所述溝槽部的垂直壁上形成柵極感應溝道。
7.如權利要求1所述的溝槽型MOSFET，其特徵在於，利用所述溝道本體部深度和所述源極部的結合深度之差，決定溝道長度。
8.如權利要求1所述的溝槽型MOSFET，其特徵在於，所述半導體基板為矽基板。
9.如權利要求1所述的溝槽型MOSFET，其特徵在於，利用SiGe的外延，形成所述低摻雜漏極部。
10.如權利要求1所述的溝槽型MOSFET，其特徵在於，所述低摻雜漏極部是所述雜質的摻雜程度Ndrift和所述溝槽部間寬Ts之間的乘積Ndrift×Ts在大於等於3×1011(atoms/cm2)、以及小於等於3×1012(atoms/cm2)的範圍內的漏極部。
11.一種溝槽型MOSFET的製造方法，其特徵在於，在將第1導電型的高摻雜漏極部、第1導電型的低摻雜漏極部、第2導電型的溝道本體部、以及第1導電型的源極部，相鄰的各部之間互相接觸地依次形成的半導體基板上，設置了溝槽部，在所述溝槽部上形成絕緣膜後，在形成該絕緣膜的溝槽部以及所述溝槽部上疊層非晶形矽層，通過使該非晶形矽層結晶形成所述源極部。
12.如權利要求11所述的溝槽型MOSFET的製造方法，其特徵在於，所述非晶形矽的結晶利用在惰性氣體氣氛中的熱處理來進行。
13.如權利要求12所述的溝槽型MOSFET的製造方法，其特徵在於，所述惰性氣體是氮氣，所述熱處理可以在氣氛溫度大於等於550℃、小於等於600℃範圍內進行。
14.一種溝槽型MOSFET的製造方法，其特徵在於，在將第1導電型的高摻雜漏極部、第1導電型的低摻雜漏極部、第2導電型的溝道本體部、以及第1導電型的源極部，相鄰的各部之間互相接觸地依次形成的半導體基板上，設置了溝槽部，在所述溝槽部上形成絕緣膜後，在形成該絕緣膜的溝槽部以及所述溝道部上，疊層多晶矽層，形成所述源極部。
全文摘要
本發明揭示一種溝槽型MOSFET，在依次將P型的高摻雜漏極部即基板、P型的低摻雜漏極部即外延層、N型的本體部、以及P型的源極擴散部相鄰形成的半導體基板上，形成溝槽部。再在與溝槽部絕緣的狀態下，形成源極擴散部以覆蓋溝槽部，從而能降低溝槽型MOSFET的導通(ON)電阻。
文檔編號H01L21/336GK1767214SQ20051011923
公開日2006年5月3日 申請日期2005年10月28日 優先權日2004年10月29日
發明者A·O·阿丹 申請人:夏普株式會社