低電壓差分信號接收器的製作方法
2023-10-09 15:23:19 1
專利名稱：低電壓差分信號接收器的製作方法
技術領域：
本發明涉及一種低電壓差分信號(LVDS)接收器，特別涉及一種用於高速D/A (數/模)轉換器接收的能夠實現軌到軌共模輸入範圍的LVDS接收器。
背景技術：
LVDS (Low-Voltage Differential Signaling,低電壓差分信號)是 2O 世紀 9O 年代出現的一種數據傳輸和接口技術，它的核心技術是採用低的電壓擺幅，高速差分地傳輸數據。LVDS電路因為採用差分和低擺幅模式，具有高速度、低噪聲、低功耗、低成本和集成能力強等優點且無需折衷。而且由於信號線對中的電流是緊密耦合的電流環，所以邊緣電場趨於消除，降低了電磁幹擾。LVDS是一種通用的傳輸信號標準，其被用在通信系統與顯示器接口等的高速傳輸 應用。LVDS接收器的主要功能就是將發送器發送的模擬波形進行預接收，並從中恢復出數位訊號。在傳輸接口上需要很多組LVDS傳輸器，每一組的低電壓差分信號都需要一個接收器電路用來接收並且放大微小的差動信號，最後傳入晶片內部做其他的信號處理。LVDS接收電路典型情況的輸入共模電平為I. 2V。在實際應用中由於發送器和接收器分處於不同的兩塊晶片上的，其電源和地有可能發生漂移。IEEE Std 1596. 3-1966標準中是允許電源和地有土 IV的偏差。這就要求LVDS接收器在共模電平為0. 2V-2. 2V範圍內能正常工作。一般的LVDS接收器僅利用兩個N型金氧半導體(NMOS)或者兩個P型金氧半導體(PMOS)感應差動信號，對於較低或較高的共模電壓的差動信號無法完全接收。如圖I所示，傳統的LVDS接收器包括由第一電晶體Ml、第二電晶體M2、第三電晶體M3、第四電晶體M4和第五電晶體M5組成的前置放大器，以及由第六電晶體M5和第七電晶體組成的輸出緩衝級；M3的源極和M4的源極分別和電源VDD連接，M5的源極與地電平GND連接；M6的源極與電源VDD連接，M7的源極與地電平GND連接；M1的柵極、M2的柵極分別與第一輸入端IN1、第二輸入端IN2連接，M6的漏極和M7的漏極與輸出端OUT連接。傳統的LVDS接收器只是實現了單端輸出，如果實現精確互補的差分信號比較困難。在通常情況下比較器是工作於噪聲環境中的，且在閾值點檢測信號的變化。如果比較器足夠快且噪聲幅度足夠大，輸出端也將出現噪聲，更有甚者如果輸入信號恰好位於比較器的閾值點附近，噪聲就可能會造成接收器的錯誤翻轉，使輸出出現一些錯誤脈衝。
發明內容
本發明的主要目的在於提供一種低電壓差分信號接收器，能夠實現軌到軌共模輸入範圍。為了達到上述目的，本發明提供了一種低電壓差分信號接收器，包括第一電路模塊和第二電路模塊，其中，所述第一電路模塊包括第一軌到軌的前置放大器、第一差分放大器和第二差分放大器；
所述第二電路模塊包括第二軌到軌的前置放大器、第三差分放大器和第四差分放大器；所述第一軌到軌的前置放大器的第一輸入端和所述第二軌到軌的前置放大器的第二輸入端接入第一輸入信號，所述第一軌到軌的前置放大器的第二輸入端和所述第二軌到軌的前置放大器的第一輸入端接入第二輸入信號；所述第一軌到軌的前置放大器輸出第一輸出信號；所述第二軌到軌的前置放大器輸出第二輸出信號；所述第一輸出信號輸入所述第一差分放大器的第一輸入端和所述第三差分放大器的第二輸入端，所述第二輸出信號輸入所述第一差分放大器的第二輸入端和所述第三差分放大器的第一輸入端；所述第一差分放大器輸出第三輸出信號，所述第三差分放大器輸出第四輸出信號；所述第三輸出信號輸入所述第二差分放大器的第一輸入端和所述第四差分放大 器的第二輸入端，所述第四輸出信號輸入所述第二差分放大器的第二輸入端和所述第四差分放大器的第一輸入端；所述第二差分放大器輸出第五輸出信號，所述第四差分放大器輸出第六輸出信號。實施時，所述第一軌到軌的前置放大器的結構和所述第二軌到軌的前置放大器的結構相同；所述第一差分放大器的結構、所述第二差分放大器的結構、所述第三差分放大器的結構和所述第四差分放大器的結構相同。實施時，所述第一電路模塊還包括第一輸出緩衝級，所述第二電路模塊還包括第二輸出緩衝級；所述第一輸出緩衝級的結構和所述第二輸出緩衝級的結構相同；所述第五輸出信號輸入所述第一輸出緩衝級；所述第六輸出信號輸入所述第二輸出緩衝級。實施時，所述第一軌到軌的前置放大器包括第五差分放大器和第六差分放大器；所述第五差分放大器包括第一電晶體、第二電晶體、第三電晶體、第四電晶體和第五電晶體；所述第六差分放大器包括第六電晶體、第七電晶體、第八電晶體、第九電晶體和第十電晶體；所述第一電晶體、所述第二電晶體、所述第五電晶體、所述第八電晶體和所述第九電晶體是NMOS電晶體；所述第三電晶體、所述第四電晶體、所述第六電晶體、所述第七電晶體和所述第十電晶體是PMOS電晶體；所述第一電晶體的柵極和所述第六電晶體的柵極分別與所述第一軌到軌的前置放大器的第一輸入端連接；所述第二電晶體的柵極和所述第七電晶體的柵極分別與所述第一軌到軌的前置放大器的第二輸入端連接；所述第一電晶體的源極和所述第二電晶體的源極分別與所述第五電晶體的漏極連接；所述第五電晶體，用作電流源，其柵極接入第一控制信號，源極接地；
所述第三電晶體和所述第四電晶體構成電流鏡模式，作為所述第五差分放大器的負載；
所述第三電晶體的源極和所述第四電晶體的源極與電源連接，所述第三電晶體的漏極與所述第一電晶體的漏極連接，所述第四電晶體的漏極和所述第二電晶體的漏極連接，所述第三電晶體的柵極和漏極連接；所述第六電晶體的源極與所述第十電晶體的漏極連接；所述第六電晶體的源極和所述第七電晶體的源極與所述第十電晶體的漏極；所述第十電晶體，用作電流源，其柵極接入第二控制信號，源極與電源連接；所述第八電晶體和所述第九電晶體構成電流鏡模式，作為所述第六差分放大器的負載；所述第八電晶體的源極和所述第九電晶體的源極接地，所述第八電晶體的漏極與所述第六電晶體的漏極連接，所述第九電晶體的漏極與所述第七電晶體的漏極連接，所述第八電晶體的柵極和漏極連接；所述第二電晶體的漏極和所述第七電晶體的漏極分別與所述第一軌到軌的前置放大器的輸出端連接；所述第一控制信號和所述第二控制信號是互補的全差分信號。實施時，所述第一差分放大器包括第十一電晶體、第十二電晶體、第十三電晶體、第十四電晶體和第十五電晶體，其中，所述第十一電晶體，柵極為所述第一差分放大器的第一輸入端，源極與所述第十五電晶體的漏極連接，漏極與所述第十三電晶體的漏極連接；所述第十二電晶體，柵極為所述第一差分放大器的第二輸入端，源極與所述第十五電晶體的漏極連接，漏極與所述第十四電晶體的漏極連接；所述第十三電晶體和所述第十四電晶體構成電流鏡模式，作為所述第一差分放大器的負載；所述第十三電晶體的源極和所述第十四電晶體的源極和電源連接；所述第十三電晶體的漏極、所述第十四電晶體的漏極分別與所述第十一電晶體的漏極、所述第十二電晶體的漏極連接；所述第十三電晶體的柵極和漏極連接；所述第十五電晶體，柵極接入第一控制信號，源極接地；所述第十二電晶體的漏極為所述第一差分放大器的輸出端；所述第十一電晶體、所述第十二電晶體和所述第十五電晶體為NMOS電晶體，所述第十三電晶體和所述第十四電晶體為PMOS電晶體。實施時，所述第一輸出緩衝級包括兩級反相器，其用於對所述第五控制信號進行整形；所述第二輸出緩衝級包括兩級反相器，其用於對所述第六控制信號進行整形。與現有技術相比，本發明所述的低電壓差分信號接收器採用對稱的兩個電路模塊，並且該兩個電路模塊內的差分放大器的信號都是全差分的互補信號，因為差分放大器只對兩個不同電壓的差值進行放大，對共模信號沒有放大作用，所以即使沒有採用遲滯比較器的情況下，也可以有效地抑制共模幹擾信號帶來的噪聲。
圖I是傳統的LVDS接收器的電路圖；圖2是本發明所述的低電壓差分信號接收器的第一實施例的電路圖；圖3是本發明所述的低電壓差分信號接收器的第二實施例的電路圖；圖4A是本發明所述的低電壓差分信號接收器包括的第一軌到軌的前置放大器的電路圖；圖4B是本發明所述的低電壓差分信號接收器包括的第一差分放大器的電路圖；圖4C是本發明所述的低電壓差分信號接收器包括的第二差分放大器的電路圖；圖5A是本發明所述的低電壓差分信號接收器包括的第二軌到軌的前置放大器的電路圖；圖5B是本發明所述的低電壓差分信號接收器包括的第三差分放大器的電路圖；圖5C是本發明所述的低電壓差分信號接收器包括的第四差分放大器的電路圖；圖6A是本發明所述的低電壓差分信號接收器的第二實施例包括的第一輸出緩衝級的電路圖；圖6B是本發明所述的低電壓差分信號接收器的第二實施例包括的第二輸出緩衝級的電路圖；圖7是產生第一控制信號LT和第二控制信號LTN的電路的電路圖；圖8A、圖SB是本發明所述的低電壓差分信號接收器的第二實施例在IGHz的頻率下輸出的第七輸出信號OUT、第八輸出信號OUTN的波形圖。
具體實施例方式為使得本發明的目的、技術方案和優點表達得更加清楚明白，下面結合附圖及具體實施例對本發明再做進一步詳細的說明。本發明的具體實施的方式不僅限於下面的描述，現結合附圖加以進一步的說明。本發明提供了一種用於高速D/A轉換器接收的能夠實現軌到軌共模輸入範圍的多級放大器型低電壓差分信號接收器，並實現了精確互補差分信號的產生。本發明所述的低電壓差分信號接收器的第一實施例包括第一電路模塊和第二電路模塊，其中，如圖2所示，所述第一電路模塊包括第一軌到軌的前置放大器I、第一差分放大器11和第二差分放大器12 ；所述第二電路模塊包括第二軌到軌的前置放大器2、第三差分放大器13和第四差分放大器14 ；所述第一軌到軌的前置放大器I的結構和所述第二軌到軌的前置放大器2的結構相同；
所述第一差分放大器11的結構、所述第二差分放大器12的結構、所述第三差分放大器13的結構和所述第四差分放大器14的結構相同；所述第一軌到軌的前置放大器I的第一輸入端接入第一輸入信號PAD，所述第一軌到軌的前置放大器I的第二輸入端接入第二輸入信號PADN，所述第一軌到軌的前置放大器I輸出第一輸出信號OUTl ；所述第二軌到軌的前置放大器2的第一輸入端接入所述第二輸入信號PADN，所述第二軌到軌的前置放大器2的第二輸入端接入所述第一輸入信號PAD，所述第二軌到軌的前置放大器2輸出第二輸出信號0UT2 ；所述第一輸出信號OUTl輸入所述第一差分放大器11的第一輸入端，所述第二輸出信號0UT2輸入所述第一差分放大器11 的第二輸入端，所述第一差分放大器11輸出第三輸出信號0UT3 ；所述第二輸出信號0UT2輸入所述第三差分放大器13的第一輸入端,所述第一輸出信號OUTl輸入所述第三差分放大器13的第二輸入端,所述第三差分放大器13輸出第四輸出信號0UT4 ；所述第三輸出信號0UT3輸入所述第二差分放大器12的第一輸入端,所述第四輸出信號0UT4輸入所述第二差分放大器12的第二輸入端,所述第二差分放大器12輸出第五輸出信號0UT5 ；所述第四輸出信號0UT4輸入所述第四差分放大器14的第一輸入端，所述第三輸出信號0UT3輸入所述第四差分放大器14的第二輸入端，所述第四差分放大器14輸出第六輸出信號0UT6。所述第一軌對軌的前置放大器I對PAD和PADN進行差分放大,輸出第一輸出信號OUTl ;所述第二軌對軌的前置放大器2對PADN和PAN進行差分放大，輸出第二輸出信號0UT2 ；所述第一軌對軌的前置放大器I和所述第二軌對軌的前置放大器2對差動信號進行預接收，但是此時第一輸出信號OUTl和第二輸出信號0UT2的擺幅、上升時間和下降時間都達不到內核邏輯要求；在第一電路模塊中，所述第一差分放大器11和所述第二差分放大器12構成兩級差分放大器；在第二電路模塊中，所述第三差分放大器13和所述第四差分放大器14構成兩級差分放大器；第一電路模塊中的兩級差分放大器和第二電路模塊中的兩級差分放大器主要用來提供大的增益；第一輸出信號OUTl和第二輸出信號0UT2分別在第一電路模塊中的兩級差分放大器中和第二電路模塊中的兩級差分放大器中進行交叉比較放大；第一輸出信號OUTl和第二輸出信號0UT2經過第一差分放大器11比較放大而得到第三輸出信號0UT3 ；第一輸出信號OUTl和第二輸出信號0UT2經過第三差分放大器13比較放大而得到第四輸出信號0UT4;第三輸出信號0UT3和第四輸出信號0UT4經過第二差分放大器12比較放大而得到第五輸出信號0UT5 ；第三輸出信號0UT3和第四輸出信號0UT4經過第四差分放大器14比較放大而得到第六輸出信號0UT6 ；第五輸出信號0UT5和第六輸出信號0UT6為本發明所述的LVDS接收器的第一實施例的輸出信號，是互補的全差分信號。本發明所述的LVDS接收器的第一實施例由於採用了軌對軌的前置放大器，而可以使得在GND到VDD整個共模輸入範圍內，該軌對軌的前置放大器均能正常工作，如此可以感測全幅的共模電壓的差動信號，可以完整接收共模電壓較低或較高的差動信號，使得LVDS接收器的接收信號的能力加強。並且由於本發明所述的LVDS接收器的第一實施例採用對稱的第一電路模塊和第二電路模塊，以實現精確的互補差分信號，對PAD和PADN進行差分放大得到第一輸出信號0UT1，對PADN和PAD進行差分放大得到第二輸出信號0UT2，以得到完全互補的第五輸出信號0UT5和第六輸出信號0UT6。如圖3所示，本發明所述的低電壓差分信號接收器的第二實施例基於本發明所述的低電壓差分信號接收器的第一實施例。在本發明所述的低電壓差分信號接收器的第二實施例中，所述第一電路模塊還包括第一輸出緩衝級10，所述第二電路模塊還包括第二輸出緩衝級20 ； 所述第一輸出緩衝級10的結構和所述第二輸出緩衝級20的結構相同；所述第五輸出信號0UT5輸入所述第一輸出緩衝級10,所述第一輸出緩衝級10輸出第七輸出信號OUT ；所述第六輸出信號0UT6輸入所述第二輸出緩衝級20，所述第二輸出緩衝級10輸出第八輸出信號OUTN ；由於第五輸出信號0UT5和第六輸出信號0UT6無論佔空比、上升下降時間還是信號擺幅均達不到內核邏輯的要求，所以需要對第五輸出信號0UT5和第六輸出信號0UT6進行整形，最簡單和實用的方法就是採用反相器鏈逐步調整輸出波形；所述第一輸出緩衝級10、所述第二輸出緩衝級20分別限制了第五輸出信號0UT5的擺幅、第六輸出信號0UT6的擺幅，保證信號正確穩定的傳輸，OUT與OUTN是精確互補的差分信號。上述的PAD與PADN、0UT1與0UT2、0UT3與0UT4、0UT5與0UT6，都是互補的全差分信號，因此再交叉比較時，可以有效的抑制噪聲，達到很高抗噪聲性能。如圖4A所示，所述第一軌到軌的前置放大器I包括第五差分放大器和第六差分放大器；所述第五差分放大器包括第一電晶體Ml、第二電晶體M2、第三電晶體M3、第四電晶體M4和第五電晶體M5 ；所述第六差分放大器包括第六電晶體M6、第七電晶體M7、第八電晶體M8、第九電晶體M9和第十電晶體MlO ；Ml、M2、M5、M8 和 M9 為 NMOS 電晶體，M3、M4、M6、M7 和 MlO 為 PMOS 電晶體；Ml、M2、M3、M4和M5構成了以NMOS管作為輸入管的第五差分放大器；所述第一軌到軌的前置放大器I的第一輸入端接入第一輸入信號PAD，所述第一軌到軌的前置放大器I的第二輸入端接入第二輸入信號PADN，所述第一軌到軌的前置放大器I輸出第一輸出信號OUTl ；M1，柵極與第一軌到軌的前置放大器I的第一輸入端連接，源極與M5的漏極連接；
M2，柵極與第一軌到軌的前置放大器I的的第二輸入端連接，源極與M5的漏極連接；M5，作為電流源，柵極與第一控制信號LT連接，源極與地電平GND連接；M3和M4構成電流鏡模 式,作為所述第五差分放大器的負載；M3和M4的源極與電源VDD連接；M3的漏極、M4的漏極分別與Ml的漏極、M2的漏極連接；M3的柵極和M3的漏極連接；M6、M7、M8、M9和MlO構成了以PMOS管作為輸入管的第六差分放大器；M6，柵極與第一軌到軌的前置放大器I的第一輸入端連接，源極與MlO的漏極連接;M7，柵極與第一軌到軌的前置放大器2的第二輸入端連接，源極與MlO的漏極連接；M10，作為電流源，柵極連接至第二控制信號LTN，源極接電源VDD ；M8和M9構成電流鏡模式,作為第六差分放大器的負載；M8的源極和M9的源極與地電平GND連接；M8的漏極、M9的源極分別與M6的漏極、M7的漏極連接，其中M8的柵極和M8的漏極連接；M2的漏極與M7的漏極分別與所述第一軌到軌的前置放大器I的輸出端連接。如圖4B所示，所述第一差分放大器11包括第十一電晶體Mil、第十二電晶體M12、第十三電晶體M13、第十四電晶體M14和第十五電晶體M15 ；所述第i^一電晶體Mil、所述第十二電晶體M12和所述第十五電晶體M15為NMOS電晶體，所述第十三電晶體M13和所述第十四電晶體M14為PMOS電晶體；所述第十一電晶體M11，柵極為第一差分放大器11的第一輸入端，源極與所述第十五電晶體M15的漏極連接，漏極與所述第十三電晶體M13的漏極連接；所述第十二電晶體M12，柵極為第一差分放大器11的第二輸入端，源極與所述第十五電晶體M15的漏極連接，漏極與所述第十四電晶體M14的漏極連接；所述第十三電晶體M13和所述第十四電晶體M14構成電流鏡模式，作為所述第一差分放大器11的負載；所述第十三電晶體M13的源極和所述第十四電晶體M14的源極和電源VDD連接；所述第十三電晶體M13的漏極、所述第十四電晶體M14的漏極分別與所述第十一電晶體Mll的漏極、所述第十二電晶體M12的漏極連接；所述第十三電晶體M13的柵極和漏極連接；M15，柵極連接第一控制信號LT，源極與地電平GND連接；所述第十五電晶體M15是由第一控制信號LT控制的電流源；所述第十二電晶體M12的漏極，作為所述第一差分放大器11的輸出端，連接至所述第二差分放大器12。如圖4C所示，第二差分放大器12包括第十六電晶體M16、第十七電晶體M17、第十八電晶體M18、第十九電晶體M19和第二十電晶體M20 ；所述第十六電晶體M16、所述第十七電晶體M17和所述第二十電晶體M20為NMOS電晶體，所述第十八電晶體M18和所述第十九電晶體M19為PMOS電晶體；所述第十六電晶體M16，柵極為第二差分放大器12的第一輸入端，源極與所述第二十電晶體M20的漏極連接，漏極與所述第十八電晶體M18的漏極連接；所述第十七電晶體M17，柵極為第二差分放大器12的第二輸入端，源極與所述第二十電晶體M20的漏極連接，漏極與所述第十九電晶體M19的漏極連接； 所述第十八電晶體M18和所述第十九電晶體M19構成電流鏡模式，作為所述第二差分放大器12的負載；所述第十八電晶體M18的源極和所述第十九電晶體M19的源極和電源VDD連接；所述第十八電晶體M18的漏極、所述第十九電晶體M19的漏極分別與所述第十六電晶體M16的漏極、所述第十七電晶體M17的漏極連接；所述第十八電晶體M18的柵極和漏極連接；M20，柵極連接第一控制信號LT，源極接地電平GND ；所述第二十電晶體M20是由第一控制信號LT控制的電流源；所述第十七電晶體M17的漏極，作為所述第二差分放大器12的輸出端，連接至所述第一輸出緩衝級10。如圖5A所示，所述第二軌到軌的前置放大器2包括第七差分放大器和第八差分放大器；所述第七差分放大器包括第二i^一電晶體M21、第二十二電晶體M22、第二十三電晶體M23、第二十四電晶體M24和第二十五電晶體M25 ；所述第八差分放大器包括第二十六電晶體M26、第二十七電晶體M27、第二十八電晶體M28、第二十九電晶體M29和第三十電晶體M30 ；M21、M22、M25、M28 和 M29 為 NMOS 電晶體，M23、M24、M26、M27 和 M30 為 PMOS 電晶體；M21、M22、M23、M24和M25構成了以NMOS管作為輸入管的第七差分放大器17 ；所述第二軌到軌的前置放大器2的第一輸入端接入第一輸入信號PAD，所述第二軌到軌的前置放大器2的第二輸入端接入第二輸入信號PADN，所述第一軌到軌的前置放大器2輸出第二輸出信號0UT2 ；M21，柵極與第二軌到軌的前置放大器2的第一輸入端連接，源極與M25的漏極連接；M22，柵極與第二軌到軌的前置放大器2的第二輸入端連接，源極與M25的漏極連接；M25，作為電流源，柵極與第一控制信號LT連接，源極與地電平GND連接；M23和M24構成電流鏡模式，作為所述第七差分放大器的負載；M23和M24的源極與電源VDD連接；M23的漏極、M24的漏極分別與M21的漏極、M22的漏極連接；M23的柵極和M23的漏極連接；M26、M27、M28、M29和M30構成了以PMOS管作為輸入管的第六差分放大器16 ；M26，柵極與第二軌到軌的前置放大器2的第一輸入端連接，源極與M30的漏極連接；
M27，柵極與第二軌到軌的前置放大器2的第二輸入端連接，源極與M30的漏極連接；M30，作為電流源，柵極連接至第二控制信號LTN，源極接電源VDD ；M28和M29構成電流鏡模式，作為第八差分放大器的負載；M28的源極和M29的源極與地電平GND連接；
M28的漏極、M29的源極分別與M26的漏極、M27的漏極連接，其中M28的柵極和M28的漏極連接；M22的漏極與M27的漏極分別與所述第一軌到軌的前置放大器2的輸出端連接；所述第三差分放大器13包括第三i^一電晶體M31、第三十二電晶體M32、第三十三電晶體M33、第三十四電晶體M34和第三十五電晶體M35 ；所述第三十一電晶體M31、所述第三十二電晶體M32和所述第三十五電晶體M35為NMOS電晶體，所述第三十三電晶體M33和所述第三十四電晶體M34為PMOS電晶體；所述第三十一電晶體M31，柵極為第三差分放大器13的第一輸入端，源極與所述第三十五電晶體M35的漏極連接，漏極與所述第三十三電晶體M33的漏極連接；所述第三十二電晶體M32，柵極為第三差分放大器13的第二輸入端，源極與所述第三十五電晶體M35的漏極連接，漏極與所述第三十四電晶體M34的漏極連接；所述第三十三電晶體M33和所述第三十四電晶體M34構成電流鏡模式，作為所述第三差分放大器13的負載；所述第三十三電晶體M33的源極和所述第三十四電晶體M34的源極和電源VDD連接;所述第三十三電晶體M33的漏極、所述第三十四電晶體M34的漏極分別與所述第三十一電晶體M31的漏極、所述第三十二電晶體M32的漏極連接；所述第三十三電晶體M33的柵極和漏極連接；M35，柵極連接第一控制信號LT，源極與地電平GND連接；所述第三十五電晶體M35是由第一控制信號LT控制的電流源；所述第三十二電晶體M32的漏極，作為所述第三差分放大器13的輸出端，連接至所述第四差分放大器14;第四差分放大器14包括第三十六電晶體M36、第三十七電晶體M37、第三十八電晶體M38、第三十九電晶體M39和第四十電晶體M40 ；所述第三十六電晶體M36、所述第三十七電晶體M37和所述第四十電晶體M40為NMOS電晶體，所述第三十八電晶體M38和所述第三十九電晶體M39為PMOS電晶體；所述第三十六電晶體M36，柵極為第四差分放大器14的第一輸入端，源極與所述第四十電晶體M40的漏極連接，漏極與所述第三十八電晶體M38的漏極連接；所述第三十七電晶體M37，柵極為第四差分放大器14的第二輸入端，源極與所述第四十電晶體M40的漏極連接，漏極與所述第三十九電晶體M39的漏極連接；所述第三十八電晶體M38和所述第三十九電晶體M39構成電流鏡模式，作為所述第四差分放大器14的負載；所述第三十八電晶體M38的源極和所述第三十九電晶體M39的源極和電源VDD連接；
所述第三十八電晶體M38的漏極、所述第三十九電晶體M39的漏極分別與所述第三十六電晶體M36的漏極、所述第三十七電晶體M37的漏極連接；所述第三十八電晶體M38的柵極和漏極連接；M40，柵極連接第一控制信號LT，源極接地電平GND ；所述第四十電晶體M40是由第一控制信號LT控制的電流源；所述第三十七電晶體M37的漏極，作為所述第四差分放大器12的輸出端，連接至所述第二輸出緩衝級20。如圖6A所示，所述第一輸出緩衝級10包括第四i^一電晶體M41、第四十二電晶體M42、第四十三電晶體M43和第四十四電晶體M44，其中，
M42 和 M44 為 NMOS 管，M41 和 M43 為 PMOS 管；M42與M41，M44與M43構成兩級反相器，對第五輸出信號0UT5進行整形；M42的源極和M44的源極均接地電平GND ；M41的源極和M43的源極接電源VDD ；M42的漏極、M41的漏極分別與M44的柵極、M43的柵極連接；M44的漏極和M43的漏極相連作為LVDS接收器的輸出端；如圖6B所示，所述第二輸出緩衝級20包括第四十五電晶體M45、第四十六電晶體M46、第四十七電晶體M47和第四十八電晶體M48，其中，M46 和 M48 為 NMOS 管，M45 和 M47 為 PMOS 管；M46與M45，M48與M47構成兩級反相器，對第六輸出信號0UT6進行整形；M46的源極和M48的源極均接地電平GND ；M45的源極和M47的源極接電源VDD ；M46的漏極、M45的漏極分別與M48的柵極、M47的柵極連接；M48的漏極和M47的漏極相連作為LVDS接收器的輸出端。由圖4A、圖5A可見，第一軌對軌的前置放大器和第二軌對軌的前置放大器均混合使用NMOS和PMOS差動對，對差動信號進行預接收，第一軌對軌的前置放大器放大了 PAD與PADN的差分信號，輸出OUTl ;第二軌對軌的前置放大器放大了 PADN與PAD的差分信號，輸出0UT2 ;這時的OUTl的擺幅和0UT2擺幅的上升時間和下降時間都達不到內核邏輯要求，OUTl和0UT2分別在圖4和圖5中的兩級差分放大器中進行交叉比較放大；第一軌對軌的前置放大器和第二軌對軌的前置放大器後分別有兩級差分放大器，主要用來提供大的增益；OUTl與0UT2經過第一差分放大器輸出0UT3 ；0UT2與OUTl經過第三差分放大器輸出0UT4 ；0UT3與0UT4經過第二差分放大器輸出0UT5 ；0UT4與0UT3經過第四差分放大器輸出0UT6 ；最後0UT5與0UT6都經過兩級反相器，該兩級反相器作為緩衝級，限制了傳輸信號擺幅，保證信號正確穩定的傳輸，0UT5經過兩級反相器得到輸出OUT，0UT6經過兩級反相器得到輸出OUTN，OUT與OUTN是精確互補的差分信號。本發明所述的LVDS接收器採用NMOS管和PMOS管各做一套預接收器，兩者分別接收微小的差動信號，其基本思想就是把具有匪OS輸入差分對和PMOS輸入差分對的運放摺疊結合起來。這樣，當共模輸入電平Vcfl接近地電位時，NMOS差分對的跨導下降，最終為零。儘管如此，PMOS差分對還在正常工作。相反，如果共模輸入電平Vca接近VDD時，則PMOS差分對開始關斷，但是NMOS差分對還在正常工作。這樣，在理想情況下，在GND-VDD整個共模輸入範圍內，該放大器均能正常工作，如此可以感測全幅的共模電壓的差動信號，可以完整接收共模電壓較低或者較高的差動信號，使軌至軌接收器信號接收能力加強。為了實現精確的互補差分信號，本發明採用完全對稱的電路結構，對PAD與PADN、PADN與PAD的差分放大信號0UT1、0UT2進行交叉比較放大，得到完全互補的差分信號OUT與 OUTN。本發明提出的電路結構不僅是對稱的兩個電路模塊，並且電路模塊內的差分放大器的信號都是全差分的互補信號，因為差分放大器只對兩個不同電壓的差值進行放大，對共模信號沒有放大作用，所以即使沒有採用遲滯比較器的情況下，該電路結構也可以有效地抑制共模幹擾信號帶來的噪聲。圖7是產生第一控制信號LT和第二控制信號LTN的電路圖。如圖7所示，始能信號PON經過兩個反相器產生第一控制信號LT，始能信號LTN經過三個反相器產生第二控制信號LTN ；
第一個反相器由NMOS管M50與PMOS管M49構成，第二個反相器由NMOS管M52與PMOS管M51構成，第三個反相器由NMOS管M54與PMOS管M53構成；M50的源極、M52的源極和M54的源極都接地電平GND ；M49的源極、M51的源極和M53的源極都接電源VDD ；M49的柵極和M50的柵極分別與始能信號PON相連；M49的漏極、M40的漏極分別與M51的柵極、M52的柵極連接；M51的漏極和M52的漏極連接，產生第一控制信號LT ；M51的漏極、M52的漏極分別與M53的柵極、M54的柵極連接；M53的漏極和M54的漏極連接，產生第二控制信號LTN。本發明所述的LVDS接收器實現在一集成電路上，包括兩個完全對稱的電路模塊。每個電路模塊都包括一個軌到軌的前置放大器混合使用NMOS和PMOS差動對，使得一個關斷時，另一個可以開啟，使放大器始終處於工作狀態，從而擴大了共模輸入範圍；該軌對軌的前置放大器後有兩個普通的差分放大器，主要用來提供大的增益；最後還有兩級反相器，作為緩衝級，限制傳輸信號擺幅，保證信號正確穩定傳輸。本發明採用結構完全對稱的兩個電路模塊，實現了精確互補差分信號OUT和OUTN的產生。所述電路模塊中的差分放大器都是互補的全差分信號，即使沒有使用遲滯比較器，也能有效地抑制噪聲。本發明所述的LVDS接收器可廣泛應用於高速D/A轉換器。以上說明對本發明而言只是說明性的，而非限制性的，本領域普通技術人員理解，在不脫離所附權利要求所限定的精神和範圍的情況下，可做出許多修改、變化或等效，但都將落入本發明的保護範圍內。
權利要求
1.一種低電壓差分信號接收器，其特徵在於，包括第一電路模塊和第二電路模塊，其中，所述第一電路模塊包括第一軌到軌的前置放大器、第一差分放大器和第二差分放大器；所述第二電路模塊包括第二軌到軌的前置放大器、第三差分放大器和第四差分放大器； 所述第一軌到軌的前置放大器的第一輸入端和所述第二軌到軌的前置放大器的第二輸入端接入第一輸入信號，所述第一軌到軌的前置放大器的第二輸入端和所述第二軌到軌的前置放大器的第一輸入端接入第二輸入信號；所述第一軌到軌的前置放大器輸出第一輸出信號；所述第二軌到軌的前置放大器輸出第二輸出信號；所述第一輸出信號輸入所述第一差分放大器的第一輸入端和所述第三差分放大器的第二輸入端，所述第二輸出信號輸入所述第一差分放大器的第二輸入端和所述第三差分放大器的第一輸入端；所述第一差分放大器輸出第三輸出信號，所述第三差分放大器輸出第四輸出信號；所述第三輸出信號輸入所述第二差分放大器的第一輸入端和所述第四差分放大器的第二輸入端，所述第四輸出信號輸入所述第二差分放大器的第二輸入端和所述第四差分放大器的第一輸入端；所述第二差分放大器輸出第五輸出信號，所述第四差分放大器輸出第六輸出信號。
2.如權利要求I所述的低電壓差分信號接收器，其特徵在於，所述第一軌到軌的前置放大器的結構和所述第二軌到軌的前置放大器的結構相同； 所述第一差分放大器的結構、所述第二差分放大器的結構、所述第三差分放大器的結構和所述第四差分放大器的結構相同。
3.如權利要求I或2所述的低電壓差分信號接收器，其特徵在於，所述第一電路模塊還包括第一輸出緩衝級，所述第二電路模塊還包括第二輸出緩衝級；所述第一輸出緩衝級的結構和所述第二輸出緩衝級的結構相同；所述第五輸出信號輸入所述第一輸出緩衝級；所述第六輸出信號輸入所述第二輸出緩衝級。
4.如權利要求I或2所述的低電壓差分信號接收器，其特徵在於，所述第一軌到軌的前置放大器包括第五差分放大器和第六差分放大器；所述第五差分放大器包括第一電晶體、第二電晶體、第三電晶體、第四電晶體和第五電晶體；所述第六差分放大器包括第六電晶體、第七電晶體、第八電晶體、第九電晶體和第十電晶體；所述第一電晶體、所述第二電晶體、所述第五電晶體、所述第八電晶體和所述第九電晶體是NMOS電晶體；所述第三電晶體、所述第四電晶體、所述第六電晶體、所述第七電晶體和所述第十電晶體是PMOS電晶體；所述第一電晶體的柵極和所述第六電晶體的柵極分別與所述第一軌到軌的前置放大器的第一輸入端連接； 所述第二電晶體的柵極和所述第七電晶體的柵極分別與所述第一軌到軌的前置放大器的第二輸入端連接；所述第一電晶體的源極和所述第二電晶體的源極分別與所述第五電晶體的漏極連接;所述第五電晶體，用作電流源，其柵極接入第一控制信號，源極接地；所述第三電晶體和所述第四電晶體構成電流鏡模式，作為所述第五差分放大器的負載；所述第三電晶體的源極和所述第四電晶體的源極與電源連接，所述第三電晶體的漏極與所述第一電晶體的漏極連接，所述第四電晶體的漏極和所述第二電晶體的漏極連接，所述第三電晶體的柵極和漏極連接；所述第六電晶體的源極與所述第十電晶體的漏極連接；所述第六電晶體的源極和所述第七電晶體的源極與所述第十電晶體的漏極；所述第十電晶體，用作電流源，其柵極接入第二控制信號，源極與電源連接；所述第八電晶體和所述第九電晶體構成電流鏡模式，作為所述第六差分放大器的負載；所述第八電晶體的源極和所述第九電晶體的源極接地，所述第八電晶體的漏極與所述第六電晶體的漏極連接，所述第九電晶體的漏極與所述第七電晶體的漏極連接，所述第八電晶體的柵極和漏極連接；所述第二電晶體的漏極和所述第七電晶體的漏極分別與所述第一軌到軌的前置放大器的輸出端連接；所述第一控制信號和所述第二控制信號是互補的全差分信號。
5.如權利要求4所述的低電壓差分信號接收器，其特徵在於，所述第一差分放大器包括第十一電晶體、第十二電晶體、第十三電晶體、第十四電晶體和第十五電晶體，其中，所述第十一電晶體，柵極為所述第一差分放大器的第一輸入端，源極與所述第十五電晶體的漏極連接，漏極與所述第十三電晶體的漏極連接；所述第十二電晶體，柵極為所述第一差分放大器的第二輸入端，源極與所述第十五電晶體的漏極連接，漏極與所述第十四電晶體的漏極連接；所述第十三電晶體和所述第十四電晶體構成電流鏡模式，作為所述第一差分放大器的負載；所述第十三電晶體的源極和所述第十四電晶體的源極和電源連接；所述第十三電晶體的漏極、所述第十四電晶體的漏極分別與所述第十一電晶體的漏極、所述第十二電晶體的漏極連接；所述第十三電晶體的柵極和漏極連接；所述第十五電晶體，柵極接入第一控制信號，源極接地；所述第十二電晶體的漏極為所述第一差分放大器的輸出端；所述第十一電晶體、所述第十二電晶體和所述第十五電晶體為NMOS電晶體，所述第十三電晶體和所述第十四電晶體為PMOS電晶體。
6.如權利要求3所述的低電壓差分信號接收器，其特徵在於，所述第一輸出緩衝級包括兩級反相器，其用於對所述第五控制信號進行整形； 所述第二輸出緩衝級包括兩級反相器，其用於對所述第六控制信號進行整形。
全文摘要
本發明提供了一種低電壓差分信號接收器，包括第一電路模塊和第二電路模塊，其中，所述第一電路模塊包括第一軌到軌的前置放大器、第一差分放大器和第二差分放大器；所述第二電路模塊包括第二軌到軌的前置放大器、第三差分放大器和第四差分放大器；所述第一軌到軌的前置放大器的結構和所述第二軌到軌的前置放大器的結構相同；所述第一差分放大器的結構、所述第二差分放大器的結構、所述第三差分放大器的結構和所述第四差分放大器的結構相同。本發明所述的低電壓差分信號接收器可以有效地抑制共模幹擾信號帶來的噪聲。
文檔編號H03F3/45GK102629856SQ201210123308
公開日2012年8月8日 申請日期2012年4月24日 優先權日2012年4月24日
發明者何冰, 朱樟明 申請人:成都啟臣微電子有限公司