附著聚醯亞胺層的密封環結構的製作方法

2023-06-20 12:43:21

專利名稱：附著聚醯亞胺層的密封環結構的製作方法
技術領域：
本發明涉及一種半導體器件及其製造方法。
背景技術：
在半導體集成電路(IC)的設計和封裝中，存在多個相關區域。需要防止溼氣進入電路，這是因為(1)溼氣可能在氧化物中被捕獲並且增加其介電常數；( 溼氣可以在柵氧化物中創建被捕獲電荷中心，導致互補金屬氧化物半導體(CM0Q電晶體中的閾值電壓移位；C3)溼氣可以在Si-柵氧化物界面處創建界面狀態，通過增加的熱電子磁化率導致電晶體壽命的減少；(4)溼氣可能導致金屬互連的腐蝕，降低了 IC的可靠性；以及(5)當在 Si-氧化物中被捕獲時，溼氣可以降低氧化物機械強度，並且由於拉伸應力，氧化物可能變得更易於裂化。離子雜質也可能破壞IC，因為離子雜質能在氧化矽中快速擴散。例如，離子雜質可能導致CMOS電晶體中的閾值電壓不穩定並且改變離子雜質附近的Si表面的表面電勢。分離相鄰IC晶片的切割處理可能導致對IC的電勢破壞。而且，隨後的溼蝕刻和/或固化處理可能導致層剝落。在工業中使用密封環來保護IC不受溼氣劣化、離子雜質、和切割處理，但是希望作出改進。特別地，隨後的溼蝕刻和固化處理可能導致由於聚醯亞胺層界面處的應力誘因和化學侵蝕(例如，稀釋HF)產生的密封環之上的聚醯亞胺層的剝離。從而，希望半導體器件製造的改進方法和由這種方法製造的器件。

發明內容
根據本發明的一個方面，本發明提供一種半導體器件，該器件包括基板，具有密封環區域和電路區域；密封環結構，設置在所述密封環區域之上；第一鈍化層，設置在所述密封環結構之上，所述第一鈍化層具有在所述密封環結構之上的第一鈍化層孔；金屬焊盤， 設置在所述第一鈍化層之上，所述金屬焊盤通過所述第一鈍化層孔與所述密封環結構連接並且具有在所述第一鈍化層孔之上的金屬焊盤孔；第二鈍化層，設置在所述金屬焊盤之上， 所述第二鈍化層具有在所述金屬焊盤孔之上的第二鈍化層孔；以及聚醯亞胺層，設置在所述第二鈍化層之上，所述聚醯亞胺層填充所述第二鈍化層孔，以在所述聚醯亞胺層的外部錐形邊緣處形成聚醯亞胺根部。優選地，所述密封環結構由設置在所述電路區域周圍的金屬層的疊層構成。優選地，所述金屬焊盤與通過所述第一鈍化層孔暴露的所述密封環結構的頂部金屬層接觸。優選地，所述第一鈍化層由氧化矽或氮化矽形成，所述第二鈍化層由氮化矽或氧化矽形成。優選地，所述第一鈍化層和所述第二鈍化層由相同材料構成。優選地，所述聚醯亞胺層具有約5 μ m至約10 μ m之間的厚度。優選地，所述聚醯亞胺層的所述外部錐形邊緣與水平線成約70度至約75度之間的角度。優選地，該半導體器件進一步包括多個第一鈍化層孔，在所述密封環結構之上； 多個金屬焊盤孔，在所述多個第一鈍化層孔之上；多個第二鈍化層孔，在所述多個金屬焊盤孔之上；以及多個聚醯亞胺根部，設置在所述多個金屬焊盤孔之上。根據本發明的另一方面，提供一種半導體器件，包括基板，具有密封環區域和電路區域；密封環結構，設置在所述密封環區域之上；第一鈍化層，設置在所述密封環結構之上，所述第一鈍化層具有在所述密封環結構之上的第一鈍化層孔；金屬焊盤，設置在所述第一鈍化層之上，所述金屬焊盤通過所述第一鈍化層孔與所述密封環結構連接並且具有在所述第一鈍化層孔之上的金屬焊盤孔；第二鈍化層，設置在所述金屬焊盤之上，所述第二鈍化層具有使所述金屬焊盤孔暴露的第二鈍化層孔；以及聚醯亞胺層，設置在所述第二鈍化層之上，所述聚醯亞胺層填充所述第二鈍化層孔，以形成與所述金屬焊盤接觸的聚醯亞胺根部。優選地，所述密封環結構由設置在所述電路區域周圍的金屬層的疊層構成。優選地，所述金屬焊盤與通過所述第一鈍化層孔暴露的所述密封環結構的頂部金屬層接觸。優選地，分別地，所述第一鈍化層由氧化矽或氮化矽形成，並且所述第二鈍化層由氮化矽或氧化矽形成。優選地，所述第一鈍化層和所述第二鈍化層由相同材料構成。根據本發明的再一方面，提供一種製造半導體器件的方法，所述方法包括提供具有密封環區域和電路區域的基板；在所述密封環區域之上形成密封環結構；在所述密封環結構之上形成第一鈍化層；在所述第一鈍化層中形成所述密封環結構之上的第一鈍化層孔；在所述第一鈍化層孔之上形成金屬焊盤，以將所述金屬焊盤與通過所述第一鈍化層孔暴露的所述密封環結構連接；在所述金屬焊盤中形成在所述第一鈍化層孔之上的金屬焊盤孔；在所述金屬焊盤之上形成第二鈍化層；在所述第二鈍化層中形成在所述金屬焊盤孔之上的第二鈍化層孔；以及在所述第二鈍化層之上形成聚醯亞胺層，所述聚醯亞胺層填充所述第二鈍化層孔，以在所述聚醯亞胺層的外部錐形邊緣處形成聚醯亞胺根部。優選地，所述方法進一步包括在所述密封環結構之上形成多個第一鈍化層孔； 在所述多個第一鈍化層孔之上形成多個金屬焊盤孔；在所述多個金屬焊盤孔之上形成多個第二鈍化層孔；以及形成設置在所述多個金屬焊盤孔之上的多個聚醯亞胺根部。根據本發明的又一方面，提供一種製造半導體器件的方法，所述方法包括提供具有密封環區域和電路區域的基板；在所述密封環區域之上形成密封環結構；在所述密封環結構之上形成第一鈍化層；在所述第一鈍化層中形成在所述密封環結構之上的第一鈍化層孔；在所述第一鈍化層孔之上形成金屬焊盤，以將所述金屬焊盤與通過所述第一鈍化層孔暴露的所述密封環結構連接；在所述金屬焊盤中形成在所述第一鈍化層孔之上的金屬焊盤孔；在所述金屬焊盤之上形成第二鈍化層；在所述第二鈍化層中形成使所述金屬焊盤孔暴露的第二鈍化層孔；以及在所述第二鈍化層之上形成聚醯亞胺層，所述聚醯亞胺層填充所述第二鈍化層孔和所述金屬焊盤孔，以形成與所述金屬焊盤接觸的聚醯亞胺根部。優選地，所述金屬焊盤與通過所述第一鈍化層孔暴露的所述密封環結構的頂部金屬層接觸。


當讀取附圖時，本公開的各個方面可以從以下詳細描述最好地理解。需要強調，根據工業中的標準實踐，多種特徵不按比例繪製。實際上，為了清楚地說明，多種特徵的尺寸可以任意地增加或減小。圖1是示出根據本披露的多個方面的用於製造具有密封環結構的半導體器件的方法的流程圖，其中，密封環結構具有用於防止聚醯亞胺層剝離的聚醯亞胺層根部。圖2是示出根據本披露的多個方面的用於製造具有密封環結構的半導體器件的另一方法的流程圖，其中，密封環結構具有用於防止聚醯亞胺層剝離的聚醯亞胺層根部。圖3是根據本披露的多個方面的具有密封環結構的集成電路(IC)的俯視圖。圖4和圖5是根據本披露的多個方面的沿著可選密封環部分的圖3中的線I-I' 的橫截面圖。圖6A至圖6D是根據本披露的實施例的圖4中的半導體器件在多個製造階段的橫截面圖。圖7A至圖7D是根據本披露的另一實施例的圖5中的半導體器件在多個製造階段的橫截面圖。
具體實施例方式將明白，以下披露提供用於實現本發明的不同特徵的多個不同實施例或實例。以下描述組件和布置的特定實例以簡化本披露。當然，這僅是實例並且不用於限制。而且，以下描述中的第一特徵在第二特徵之上、上面或上形成可以包括第一和第二特徵直接接觸形成的實施例，並且還可以包括附加特徵可以插入第一和第二特徵之間形成的實施例，使得第一和第二特徵不直接接觸。為了簡單和清楚，多個特徵可以按不同比例任意地繪製。參考附圖，圖1示出根據本披露的多個方面的用於製造具有密封環結構的半導體器件的方法100的流程圖，其中，密封環結構具有用於基本上防止聚醯亞胺層在隨後的溼蝕刻和/或固化處理中剝離的聚醯亞胺層根部。圖2是示出根據本披露的多個方面的用於製造具有密封環結構的另一半導體器件的方法200的流程圖，其中，密封環結構具有用於防止聚醯亞胺層剝離的聚醯亞胺層根部。圖3是根據本披露的多個方面的包括集成電路 (IC)晶片和IC晶片周圍的密封環結構的半導體器件300A或300B的俯視圖。圖4和圖5 是根據本披露的多個方面沿著圖3中的線I-I'的可選密封環部分的橫截面圖。圖6A至圖 6D是根據本披露的實施例的圖4中的半導體器件在多個製造階段的橫截面圖。圖7A至圖 7D是根據本披露的另一實施例的圖5中的半導體器件在多個製造階段的橫截面圖。注意，為了簡單和清楚起見，類似特徵可以被類似地編號。進一步注意，可以用 CMOS處理流程製造半導體器件300A/300B的一部分。從而，應該理解，可以在圖1的方法 100和/或圖2的方法200之前、期間、以及之後提供附加處理，以及在此僅簡單地描述一些其他處理。半導體器件300A/300B可以被製造為包括具有層間電介質(ILD)(諸如，在另一實例中為低_k金屬間電介質(IMD))的背面照明(BSI)器件。現在參考圖1，方法100開始於框102，其中，提供具有密封環區域和電路區域的半導體基板。在一個實例中，密封環區域形成在電路區域周圍，並且密封環區域用於形成其上的密封環結構，並且電路區域用於至少在其中形成電晶體器件。方法100繼續到框104，其中，集成電路形成在電路區域中並且密封環結構形成在密封環區域之上。方法100繼續至框106，其中，第一鈍化層形成在密封環區域中的密封環結構之上，並且方法100繼續至框 108，其中，在密封環結構之上的第一鈍化層中蝕刻第一鈍化層孔。在一個實施例中，第一鈍化層孔鄰近密封環結構的外側。方法繼續至框110，其中，金屬焊盤形成在第一鈍化層孔中， 以將金屬焊盤連接至密封環結構，並且在框112處，金屬焊盤孔形成在第一鈍化層孔之上。 在框114處，第二鈍化層形成在金屬焊盤之上，並且在框116，在金屬焊盤孔之上的第二鈍化層中形成第二鈍化層孔。在框118處，聚醯亞胺層形成在第二鈍化層孔之上和其中，以在聚醯亞胺層的外部錐形邊緣處形成聚醯亞胺根部。在方法100的步驟之前、期間、或之後還可以提供其他層、線、通孔、以及結構。在一個實例中，背面處理可能發生。有利地，由於根據本披露形成聚醯亞胺層根部，可以基本防止聚醯亞胺層在隨後溼蝕刻和/或固化處理中剝落。現在參考圖2，方法200開始於框102並且繼續到框104和106，與圖1的方法100 中的步驟基本相同。在框102處，提供具有密封環區域和電路區域的半導體基板。在一實施例中，密封環區域形成在電路區域周圍，並且密封環區域用於在其上形成密封環結構，並且電路區域用於至少在其中形成電晶體器件。在框104處，集成電路形成在電路區域之上， 並且密封環結構形成在密封環區域之上，並且在框106處，在密封環區域中的密封環結構之上形成第一鈍化層。在框208處，第一鈍化層孔形成在密封環結構之上，但是在該實施例中，第一鈍化層孔與密封環結構的外側分離設置。在步驟210處，金屬焊盤形成在第一鈍化層孔之上，以將金屬焊盤連接至密封環結構，並且在步驟212處，金屬焊盤孔形成在第一鈍化層孔之上。在步驟214處，第二鈍化層形成在金屬焊盤之上，並且在步驟216處，形成使金屬焊盤孔暴露的第二鈍化層孔。在步驟218處，聚醯亞胺層形成在第二鈍化層之上，填充第二鈍化層孔和金屬焊盤孔，以形成與金屬焊盤接觸的聚醯亞胺根部。有利地，由於根據本披露形成聚醯亞胺層根部，可以基本防止聚醯亞胺層在隨後溼蝕刻和/或固化處理中剝離。現在參考圖3，示出了根據本披露的多個方面的器件300A或300B的俯視圖，器件 300A或300B包括集成電路(IC)晶片302、IC晶片302周圍的密封環結構310、以及在其間的組件隔離區304。根據本披露的實施例，在圖4和圖5中示出了沿著線I-I'的密封環區域的可選橫截面圖。現在結合圖1和圖3參考圖4，示出了根據圖1的方法100的半導體器件300A在一個製造階段的實施例的橫截面圖。半導體器件300A可以包括半導體基板402，諸如具有密封環區域310和圍繞電路區域中的IC晶片302的組件隔離區304的矽基板(例如，ρ-摻雜基板)。在一個實施例中，密封環區域310形成在電路區域周圍，並且密封環區域用於在其上形成密封環結構，並且電路區域用於至少在其中形成電晶體器件。基板402可選地可以包括矽鍺、砷化矽、或其他合適的半導體材料。基板402可以進一步包括摻雜區域，諸如 P-阱、N-阱、和/或諸如P+摻雜有源區的摻雜有源區。一方面，摻雜有源區可以設置在其他區域內。基板402可以進一步包括其他特徵，諸如埋入層和/或外延層。而且，基板402 可以為絕緣體上半導體，諸如絕緣體上矽(S0I)。在其他實施例中，半導體基板402可以包括摻雜的外延層、梯度半導體層、和/或可以進一步包括疊加在不同類型的另一半導體層之上的半導體層，諸如在矽鍺層之上的矽層。在其他實例中，化合物半導體基板可以包括多層矽結構，或者矽基板可以包括多層化合物半導體結構。器件300A可以進一步包括隔離結構，諸如形成在基板402中的淺溝槽隔離(STI) 結構元件或LOCOS結構元件，用於隔離有源區和基板的其他區域。在一個實例中，有源區可以被構造為NMOS器件(例如，nFET)或PMOS器件(例如，pFET)。器件300A可以進一步包括疊加在基板402之上的虛擬柵結構和/或柵結構(未示出)，其可以由多個材料層並且通過多個蝕刻/圖案化技術形成在器件300A的多個區域之上。器件300A進一步包括連接杆404，以將有源區電連接至隨後形成的密封環結構 412。注意，可以在密封環區域中提供其他層，以在密封環結構之上和/或之下形成多個結構元件，諸如鈍化層、氮化層、和由CVD、旋塗技術或類似技術沉積的聚醯亞胺層。半導體基板402可以進一步包括下臥層、覆蓋層、器件、接口以及形成於先前處理步驟期間或形成於隨後處理步驟(諸如通過背面處理)期間的其他特徵。器件300A包括在密封環區域310中設置在基板402之上的密封環結構412。密封環結構412可以由多個堆疊導電層408和通過電介質層406設置的通孔層410構成。在一個實例中，密封環結構412可以具有在約5微米至約15微米之間的寬度。密封環結構412 進一步由鄰近晶片邊緣和位置線的外部或外側以及鄰近組件隔離區304和電路區域的內部或內側構成。器件300A進一步包括設置在密封環結構412之上的第一鈍化層414。在一個實例中，可以通過高縱橫比處理(HARP)和/或高密度等離子體(HDP)CVD處理沉積第一鈍化層414。可以使用其他沉積技術。在一個實例中，第一鈍化層414包括電介質並且為氧化矽或氮化矽中之一。第一鈍化層414包括在密封環結構412之上的兩個第一鈍化層孔416a、 416b。第一鈍化層孔416a在密封環結構412接近晶片邊緣和位置線(scribe line)的外側處，並且第一鈍化層孔416b在密封環結構412接近組件隔離區和電路區域的內側處。可以使用多種圖案化和蝕刻技術和處理形成第一鈍化層孔416a、416b。器件300A進一步包括設置在第一鈍化層414之上的金屬焊盤418，填充第一鈍化層孔416a、416b以將金屬焊盤418連接至密封環結構412，並且在一個實例中，金屬焊盤 418與密封環結構412的上部金屬層408a連接。在一個實例中，金屬焊盤418可以由鋁構成，並且密封環結構的金屬層可以由銅構成。其他金屬可以應用並且可以被使用。金屬焊盤418包括分別在第一鈍化層孔416a和416b之上的金屬焊盤孔420a和420b。器件300A進一步包括設置在密封環結構412、第一鈍化層414、以及金屬焊盤418 之上的第二鈍化層422。第二鈍化層422包括分別在金屬焊盤孔420a和430b以及第一鈍化層孔416a和416b之上的第二鈍化層孔42 和424b。在一個實例中，第二鈍化層422包括電介質，並且為氮化矽或氧化矽中之一。在還有的另一實例中，第一鈍化層414由氧化矽或氮化矽形成，並且第二鈍化層422由氮化矽或氧化矽形成。在還有的另一實例中，第一鈍化層414和第二鈍化層422可以由相同材料構成。器件300A進一步包括設置在密封環結構412和第二鈍化層422之上，填充第二鈍化層孔42 和424b以形成聚醯亞胺根部430a和430b的聚醯亞胺層426。聚醯亞胺層426 包括外部錐形邊緣428，在一個實例中，該外部錐形邊緣與水平線「y」成約70度至約75度之間的角度，並且與水平線「X」成約105度和約110度之間的餘角。在一個實施例中，聚醯亞胺層似6的外部錐形邊緣428以一個角度逐漸減小以在遠離晶片邊緣或位置線並且朝向組件隔離區域或電路區域垂直延伸。。聚醯亞胺根部430a設置在聚醯亞胺層426的外部錐形邊緣4 處。有利地，利用聚醯亞胺層的外部邊緣的較大垂直角減小了聚醯亞胺收縮力和/或剝離效應。在一個實例中，聚醯亞胺層似6進一步具有從第二鈍化層422開始約5 微米至約10微米的厚度。有利地，通過減小聚醯亞胺層的厚度，減小了聚醯亞胺收縮力和/ 或剝離效應。而且，在聚醯亞胺層似6和第二鈍化層422之間的界面處的多個聚醯亞胺根部改善了聚醯亞胺層到第二鈍化層422的附著性並且減小了剝離效應。多個鈍化層、金屬焊盤、以及聚醯亞胺層可以經歷圖案化和蝕刻步驟，以形成所期望的結構輪廓。如上所述，器件300A可以經歷進一步處理，以形成多個結構元件，諸如觸點 /通孔、互連金屬層、層間電介質、鈍化層、背面處理等，以形成現有技術中已知的半導體電路。現在結合圖2和圖3參考圖5，示出了根據圖2的方法200的半導體器件300B在一個製造階段的實施例的橫截面圖。一些結構基本類似於圖4中描述的實施例，並且，此處不重複周知結構的描述，儘管周知結構在本實施例中全部可應用。。在本實施例中，半導體器件300B包括具有密封環區域310和電路區域中圍繞IC 晶片302的組件隔離區304的半導體基板402。在一個實施例中，密封環區域310圍繞電路區域形成，並且密封環區域用於在其上形成密封環結構，並且電路區域用於至少在其中形成電晶體器件。器件300B包括在密封環區域310中設置在基板402之上的密封環結構412。在一個實例中，密封環結構412可以由多個堆疊的導電層408和通過電介質層406設置的通孔層410構成，並且可以具有約5微米至約15微米的寬度。密封環結構412進一步由鄰近晶片邊緣和位置線的外部或外側以及鄰近組件隔離區304和電路區域的內部或內側構成。器件300B進一步包括設置在密封環結構412之上的第一鈍化層514。在一個實例中，可以通過高縱橫比處理(HARP)和/或高密度等離子體(HDP)CVD處理沉積第一鈍化層 514。在一個實例中，第一鈍化層514包括電介質，並且為氧化矽或氮化矽中之一。第一鈍化層514包括形成在密封環結構412之上的第一鈍化層孔516。在本實施例中，第一鈍化層孔516集中地設置在密封環結構412之上。器件300B進一步包括在第一鈍化層514之上的金屬焊盤518，填充第一鈍化層孔 516，以將金屬焊盤518連接至密封環結構412，並且在一個實例中，金屬焊盤518連接至密封環結構412的上部金屬層408a。在一個實例中，金屬焊盤518可以由鋁構成，並且密封環結構的金屬層可以由銅構成。可應用其他金屬。金屬焊盤518包括在第一鈍化層孔516之上的金屬焊盤孔520。器件300B進一步包括設置在密封環結構412、第一鈍化層514、以及金屬焊盤518 之上的第二鈍化層522。第二鈍化層522包括在金屬焊盤孔520和第一鈍化層孔516之上的第二鈍化層孔524。在本實施例中，第二鈍化層孔5M使金屬焊盤和金屬焊盤孔520暴露。在一個實例中，第二鈍化層522包括電介質並且為氮化矽或氧化矽中之一。在還有的另一實例中，第一鈍化層514由氧化矽或氮化矽形成，並且第二鈍化層522由氮化矽或氧化矽形成。在還有的另一實例中，第一鈍化層514和第二鈍化層522可以由相同材料構成。器件300B進一步包括在密封環結構412和第二鈍化層522之上的聚醯亞胺層526，填充第二鈍化層孔5M和金屬焊盤孔520，以形成與金屬焊盤518接觸的聚醯亞胺根部 530。。有利地，與金屬焊盤接觸的這種聚醯亞胺根部改善了聚醯亞胺層到第二鈍化層的附著性並且減小了剝離效應。多個鈍化層、金屬焊盤、以及聚醯亞胺層均可以經過圖案化和蝕刻步驟，以形成期望的結構外形。如上所述，器件300B可以經過進一步處理，以形成多個結構元件，諸如觸點 /通孔、互連金屬層、層間電介質、鈍化層、背面處理等，以形成現有技術中已知的半導體電路。有利地，根據上述本披露形成的聚醯亞胺層根部基本防止了聚醯亞胺層在隨後的溼蝕刻和/或固化處理中剝離。而且，根據上述本披露形成的金屬焊盤可以基本防止晶片切割剝離效應(saw peeling effect)，從而避免內部電路器件層剝離。現在結合圖1和圖3參考圖6A至圖6D，示出了根據本披露的實施例的圖4中的半導體器件300A在多個製造階段的橫截面圖。圖6A示出了基板402、密封環區域之上的密封環結構412、以及密封環結構412之上第一鈍化層414的形成。在一個實例中，可以通過高縱橫比處理(HARP)和/或高密度等離子體(HDP)CVD處理沉積第一鈍化層414。可以使用其他可應用處理。在一個實例中，第一鈍化層414包括電介質，並且為氧化矽或氮化矽中之一。第一鈍化層414包括形成在密封環結構412之上的兩個第一鈍化層孔416a、416b。第一鈍化層孔416a形成在密封環結構 412的外側處，並且第一鈍化層孔416b形成在密封環結構412的內側。可以通過多種可應用圖案化和蝕刻技術形成孔416a和416b。圖6B示出在第一鈍化層414之上和孔416a、416b中進行以形成金屬焊盤418的金屬的沉積和蝕刻。第一鈍化層孔416a、416b鄰近密封環結構412的上部金屬層408a，並且金屬焊盤418與上部金屬層408a直接連接。金屬焊盤418分別包括第一鈍化層孔416a 和416b之上的金屬焊盤孔420a和420b。可以通過金屬的沉積技術(其在第一鈍化層孔之上形成金屬焊盤418)形成金屬焊盤孔420a、420b，或者可以通過圖案化和蝕刻技術形成金屬焊盤孔。圖6C示出第一鈍化層414和金屬焊盤418之上的第二鈍化層422的形成。第二鈍化層孔42 和424b分別形成在金屬焊盤孔420a和430b以及第一鈍化層孔416a和416b 之上。在一個實例中，第二鈍化層422包括電介質並且為氮化矽或氧化矽中之一。在還有的另一實例中，第一鈍化層414由氧化矽或氮化矽形成，並且第二鈍化層422由氮化矽或氧化矽形成。在還有的另一實例中，第一鈍化層414和第二鈍化層422可以由相同材料構成。 可以通過高縱橫比處理(HARP)和/或高密度等離子體(HDP) CVD處理沉積第二鈍化層422。 可以使用其他可應用處理。可以通過將鈍化層沉積形成孔42 和424b，或者可以使用多種可應用的圖案化和蝕刻技術。圖6D示出在密封環結構412和第二鈍化層422之上形成填充第二鈍化層孔42 和424b以形成聚醯亞胺根部430a和43ab的聚醯亞胺層426。聚醯亞胺層似6被形成為包括外部錐形邊緣428，在一個實例中，外部錐形邊緣與水平線「y」成約70度至約75度之間的角度，並且與水平線「X」成約105度至約110度之間的角度。聚醯亞胺根部430a設置在聚醯亞胺層426的外部錐形邊緣4 處。有利地，通過聚醯亞胺外部邊緣的較大垂直角度， 減小了聚醯亞胺收縮力和/或剝離效應。在一個實例中，聚醯亞胺層似6被形成為從第二鈍化層422開始具有約5微米至約10微米的厚度。有利地，通過減小聚醯亞胺層的厚度， 減小了聚醯亞胺收縮力和/或剝離效應。而且，在聚醯亞胺層似6和第二鈍化層422之間的界面處形成多個聚醯亞胺根部，改善了聚醯亞胺層的附著並且減小了剝離效應。可以通過多種沉積技術形成聚醯亞胺層526。多個鈍化層、金屬焊盤、聚醯亞胺層可以經過圖案化和蝕刻步驟，以形成所需的結構外形。如上所述，器件300A可以經過進一步處理，以形成多個結構元件，諸如觸點/通孔、 互連金屬層、層間電介質、鈍化層、背面處理等，以形成現有技術中已知的半導體電路。現在結合圖2和圖3參考圖7A至圖7D，示出根據本披露的實施例的圖5中的半導體器件300B在多個製造階段的橫截面圖。 圖7A示出具有密封環區域310和電路區域中圍繞IC晶片302的組件隔離區域304 的半導體基板402的形成。在一個實施例中，密封環區域310形成在電路區域周圍，並且密封環區域用於在其上形成密封環結構，並且電路區域用於至少在其中形成電晶體器件。密封環結構412形成在密封環區域310中的基板402之上。在一個實例中，密封環結構412 可以由通過電介質層406設置的多個堆疊的導電層408和通孔層410構成，並且可以具有約5微米至約15微米之間的寬度。密封環結構412進一步形成為包括鄰近晶片邊緣和位置線的外部或外側以及鄰近組件隔離區304和電路區域的內部或內側。第一鈍化層514形成在密封環結構412之上，在一個實例中，通過高縱橫比處理 (HARP)和/或高密度等離子體(HDP)CVD處理沉積。可以使用其他可應用沉積技術。在一個實例中，第一鈍化層514包括電介質並且為氧化矽或氮化矽中之一。第一鈍化層孔516 形成在密封環結構412之上，並且在本實施例中，第一鈍化層孔516集中地形成在密封環結構412之上。可以使用傳統圖案化和蝕刻技術形成第一鈍化層孔516。圖7B示出在第一鈍化層514之上形成金屬焊盤518，填充第一鈍化層孔516，以將金屬焊盤518連接至密封環結構412。在一個實例中，金屬焊盤518連接至密封環結構412 的上部金屬層408a。在一個實例中，金屬焊盤518由鋁構成，並且密封環結構的金屬層可以由銅構成。可以應用其他金屬。金屬焊盤孔520形成在第一鈍化層孔516之上，通過在第一鈍化層孔515之上的沉積技術形成，或者通過已知的圖案化和蝕刻技術形成。圖7C示出第二鈍化層522在密封環結構412、第一鈍化層514、以及金屬焊盤518 之上的形成。第二鈍化層孔5M形成在金屬焊盤孔520和第一鈍化層孔516之上。在本實施例中，第二鈍化層孔5M被形成使得金屬焊盤和金屬焊盤孔520暴露。在一個實例中，第二鈍化層522包括電介質並且為氮化矽或氧化矽中之一。在還有的另一實例中，第一鈍化層514由氧化矽或氮化矽形成，第二鈍化層522由氮化矽或氧化矽形成。在還有的另一實例中，第一鈍化層514和第二鈍化層522可以由相同材料形成。在一個實例中，可以通過高縱橫比處理(HARP)和/或高密度等離子體(HDP)CVD)處理沉積第二鈍化層522。可以使用其他可應用沉積技術。可以使用傳統圖案化和蝕刻技術來形成第二鈍化層孔524。圖7D示出在密封環結構412和第二鈍化層522之上形成聚醯亞胺層526，填充第二鈍化層孔5M和金屬焊盤孔520以形成與金屬焊盤518接觸的聚醯亞胺根部530。有利地，與金屬焊盤接觸的這種聚醯亞胺根部改善了聚醯亞胺層到第二鈍化層的附著並且減小了剝離效應。多個鈍化層、金屬焊盤、以及聚醯亞胺層可以經過圖案化和蝕刻步驟，以形成所需的結構外形。如上所述，器件300B可以經過進一步處理，以形成多個特徵，諸如觸點/通孔、 互連金屬層、層間電介質、鈍化層、背面處理等，以形成現有技術中已知的半導體電路。本披露提供了多個不同實施例和方法、技術，並且本披露的結構可以在CMOS圖像傳感器(CIS)背面照明(BSI)產品以及需要晶圓粘著處理的產品(諸如，微電子機械系統 (MEMS，或微機電系統)產品)中使用。而且，半導體器件可以被形成為具有連接至密封環結構的前側金屬焊盤、連接至密封環結構的背面金屬焊盤、或連接至密封環結構的兩面金屬焊盤。本披露的更廣泛形式之一涉及半導體器件。該半導體器件包括基板，具有密封環區域和電路區域；密封環結構，設置在密封環區域之上；第一鈍化層，設置在密封環結構之上，第一鈍化層具有在密封環結構之上的第一鈍化層孔；以及金屬焊盤，設置在第一鈍化層之上，金屬焊盤通過第一鈍化層孔與密封環結構連接並且具有在第一鈍化層孔之上的金屬焊盤孔。該器件進一步包括第二鈍化層，設置在金屬焊盤之上，第二鈍化層具有在金屬焊盤孔之上的鈍化層孔；以及聚醯亞胺層，設置在第二鈍化層之上，聚醯亞胺層填充第二鈍化層孔以在聚醯亞胺層的外部錐形邊緣處形成聚醯亞胺根部。本披露的更廣泛形式中的另一個涉及半導體器件，該半導體器件包括基板，具有密封環區域和電路區域；密封環結構，設置在密封環區域之上；第一鈍化層，設置在密封環結構之上，第一鈍化層具有在密封環結構之上的第一鈍化層孔；以及金屬焊盤，設置在第一鈍化層之上，金屬焊盤通過第一鈍化層孔與密封環結構連接並且具有在第一鈍化層孔之上的金屬焊盤孔。該器件進一步包括第二鈍化層，設置在金屬焊盤之上，第二鈍化層具有使金屬焊盤孔暴露的第二鈍化層孔；以及聚醯亞胺層，設置在第二鈍化層之上，聚醯亞胺層填充第二鈍化層孔，以形成與金屬焊盤接觸的聚醯亞胺根部。本披露的更廣泛形式中的另一個涉及製造半導體器件的方法。該方法包括提供具有密封環區域和電路區域的基板；在密封環區域之上形成密封環結構；在密封環結構之上形成第一鈍化層；以及在第一鈍化層中形成密封環結構之上的第一鈍化層孔。該方法進一步包括在第一鈍化層孔之上形成金屬焊盤，以使金屬焊盤連接至通過第一鈍化層孔暴露的密封環結構；在金屬焊盤中形成第一鈍化層孔之上的金屬焊盤孔；在金屬焊盤之上形成第二鈍化層；在第二鈍化層中形成在金屬焊盤孔之上的第二鈍化層孔；以及在第二鈍化層之上形成聚醯亞胺層，聚醯亞胺層填充第二鈍化層孔，以在聚醯亞胺層的外部錐形邊緣處形成聚醯亞胺根部。本披露的更廣泛形式中的另一個涉及製造半導體器件的方法。該方法包括提供具有密封環區域和電路區域的基板；在密封環區域之上形成密封環結構；在密封環結構之上形成第一鈍化層；以及在第一鈍化層中形成在密封環結構之上的第一鈍化層孔。該方法進一步包括在第一鈍化層孔之上形成金屬焊盤，以將金屬焊盤連接至通過第一鈍化層孔暴露的密封環結構；在金屬焊盤中形成第一鈍化層孔之上的金屬焊盤孔；在金屬焊盤之上形成第二鈍化層，在第二鈍化層中形成使金屬焊盤孔暴露的第二鈍化層孔；以及在第二鈍化層之上形成聚醯亞胺層，聚醯亞胺層填充第二鈍化層孔和金屬焊盤孔，以形成與金屬焊盤接觸的聚醯亞胺根部。以上描述了多個實施例的特徵，使得本領域技術人員可以更好地理解以下詳細描述。本領域技術人員將認識到，可以容易地使用本披露用作用於設計或修改用於實現與在此引入的實施例相同的目的和/或實現相同優點的其他處理和結構的基礎。本領域技術人員還將認識到，這種等效結構不脫離本披露的精神和範圍，並且在不脫離本披露的精神和範圍的情況下，他們可以作出多種修改、替換和改變。
權利要求
1.一種半導體器件，包括基板，具有密封環區域和電路區域； 密封環結構，設置在所述密封環區域之上；第一鈍化層，設置在所述密封環結構之上，所述第一鈍化層具有在所述密封環結構之上的第一鈍化層孔；金屬焊盤，設置在所述第一鈍化層之上，所述金屬焊盤通過所述第一鈍化層孔與所述密封環結構連接並且具有在所述第一鈍化層孔之上的金屬焊盤孔；第二鈍化層，設置在所述金屬焊盤之上，所述第二鈍化層具有在所述金屬焊盤孔之上的第二鈍化層孔；以及聚醯亞胺層，設置在所述第二鈍化層之上，所述聚醯亞胺層填充所述第二鈍化層孔，以在所述聚醯亞胺層的外部錐形邊緣處形成聚醯亞胺根部。
2.根據權利要求1所述的半導體器件，其中，所述密封環結構由設置在所述電路區域周圍的金屬層的疊層構成，其中，所述金屬焊盤與通過所述第一鈍化層孔暴露的所述密封環結構的頂部金屬層接觸，其中，所述第一鈍化層由氧化矽或氮化矽形成，所述第二鈍化層由氮化矽或氧化矽形成，或者，所述第一鈍化層和所述第二鈍化層由相同材料構成，其中， 所述聚醯亞胺層具有約5 μ m至約10 μ m之間的厚度，其中，所述聚醯亞胺層的所述外部錐形邊緣與水平線成約70度至約75度之間的角度。
3.根據權利要求1所述的半導體器件，進一步包括 多個第一鈍化層孔，在所述密封環結構之上； 多個金屬焊盤孔，在所述多個第一鈍化層孔之上； 多個第二鈍化層孔，在所述多個金屬焊盤孔之上；以及多個聚醯亞胺根部，設置在所述多個金屬焊盤孔之上。
4.一種半導體器件，包括基板，具有密封環區域和電路區域； 密封環結構，設置在所述密封環區域之上；第一鈍化層，設置在所述密封環結構之上，所述第一鈍化層具有在所述密封環結構之上的第一鈍化層孔；金屬焊盤，設置在所述第一鈍化層之上，所述金屬焊盤通過所述第一鈍化層孔與所述密封環結構連接並且具有在所述第一鈍化層孔之上的金屬焊盤孔；第二鈍化層，設置在所述金屬焊盤之上，所述第二鈍化層具有使所述金屬焊盤孔暴露的第二鈍化層孔；以及聚醯亞胺層，設置在所述第二鈍化層之上，所述聚醯亞胺層填充所述第二鈍化層孔，以形成與所述金屬焊盤接觸的聚醯亞胺根部。
5.根據權利要求4所述的半導體器件，其中，所述密封環結構由設置在所述電路區域周圍的金屬層的疊層構成，其中，所述金屬焊盤與通過所述第一鈍化層孔暴露的所述密封環結構的頂部金屬層接觸，其中，分別地，所述第一鈍化層由氧化矽或氮化矽形成，並且所述第二鈍化層由氮化矽或氧化矽形成，或者，所述第一鈍化層和所述第二鈍化層由相同材料構成。
6.一種製造半導體器件的方法，所述方法包括提供具有密封環區域和電路區域的基板； 在所述密封環區域之上形成密封環結構； 在所述密封環結構之上形成第一鈍化層； 在所述第一鈍化層中形成所述密封環結構之上的第一鈍化層孔； 在所述第一鈍化層孔之上形成金屬焊盤，以將所述金屬焊盤與通過所述第一鈍化層孔暴露的所述密封環結構連接；在所述金屬焊盤中形成在所述第一鈍化層孔之上的金屬焊盤孔； 在所述金屬焊盤之上形成第二鈍化層；在所述第二鈍化層中形成在所述金屬焊盤孔之上的第二鈍化層孔；以及在所述第二鈍化層之上形成聚醯亞胺層，所述聚醯亞胺層填充所述第二鈍化層孔，以在所述聚醯亞胺層的外部錐形邊緣處形成聚醯亞胺根部。
7.根據權利要求6所述的方法，其中，所述聚醯亞胺層被形成為具有約5μπι至約 10 μ m之間的厚度，其中，所述聚醯亞胺層被形成為使所述聚醯亞胺層的所述外部錐形邊緣與水平線成約70度至約75度之間的角度。
8.根據權利要求6所述的方法，進一步包括 在所述密封環結構之上形成多個第一鈍化層孔；在所述多個第一鈍化層孔之上形成多個金屬焊盤孔； 在所述多個金屬焊盤孔之上形成多個第二鈍化層孔；以及形成設置在所述多個金屬焊盤孔之上的多個聚醯亞胺根部。
9.一種製造半導體器件的方法，所述方法包括 提供具有密封環區域和電路區域的基板； 在所述密封環區域之上形成密封環結構； 在所述密封環結構之上形成第一鈍化層；在所述第一鈍化層中形成在所述密封環結構之上的第一鈍化層孔； 在所述第一鈍化層孔之上形成金屬焊盤，以將所述金屬焊盤與通過所述第一鈍化層孔暴露的所述密封環結構連接；在所述金屬焊盤中形成在所述第一鈍化層孔之上的金屬焊盤孔； 在所述金屬焊盤之上形成第二鈍化層；在所述第二鈍化層中形成使所述金屬焊盤孔暴露的第二鈍化層孔；以及在所述第二鈍化層之上形成聚醯亞胺層，所述聚醯亞胺層填充所述第二鈍化層孔和所述金屬焊盤孔，以形成與所述金屬焊盤接觸的聚醯亞胺根部。
10.根據權利要求9所述的方法，其中，所述金屬焊盤與通過所述第一鈍化層孔暴露的所述密封環結構的頂部金屬層接觸，其中，分別地，所述第一鈍化層由氧化矽或氮化矽形成，所述第二鈍化層由氮化矽或氧化矽形成。
全文摘要
本披露提供了半導體器件，包括基板，具有密封環區域和電路區域；密封環結構，設置在密封環區域之上；第一鈍化層，設置在密封環結構之上，第一鈍化層具有在密封環結構之上的第一鈍化層孔；以及金屬焊盤，設置在第一鈍化層之上，金屬焊盤通過第一鈍化層孔與密封環結構連接並且具有在第一鈍化層孔之上的金屬焊盤孔。該器件進一步包括第二鈍化層，設置在金屬焊盤之上，第二鈍化層具有在金屬焊盤孔之上的第二鈍化層孔；以及聚醯亞胺層，設置在第二鈍化層之上，聚醯亞胺層填充第二鈍化層孔，以在聚醯亞胺層的外部錐形邊緣處形成聚醯亞胺根部。
文檔編號H01L21/56GK102468247SQ20111020435
公開日2012年5月23日 申請日期2011年7月19日 優先權日2010年11月3日
發明者邱志威 申請人:臺灣積體電路製造股份有限公司