導電間隔物延伸的浮柵的製作方法

2023-12-07 01:26:56

專利名稱：導電間隔物延伸的浮柵的製作方法
技術領域：
本發明涉及用於形成以導電間隔物延伸的浮柵(FG)的方法，該方法可用於使用延伸浮柵製造超高密度的非易失性存儲器(NVM)以及半導體器件。一些NVM示例包括EPROM，EEPROM和快閃記憶體單元。
背景技術：
NVM廣泛用於商用和軍用電子裝置和設備，如手持電話，無線電以及數位照相機。對於這些電子裝置的市場需求持續要求具有更低電壓、更低功率消耗和縮減的晶片尺寸的裝置。
快閃記憶體或快閃記憶體單元包括在控制柵與溝道區之間具有一個(或多個)浮柵的MOSFET，且浮柵與控制柵通過薄介電層分隔。由於製造技術的改進，已將浮柵尺寸和浮柵之間的間距縮減至亞微米量級。這些器件基本上是微型EEPROM單元，其中電子(或空穴)通過浮柵中的氧化物勢壘而注入。存儲在浮柵中的電荷更改了器件閾值電壓。以這種方式存儲了數據。控制柵對浮柵進行控制。浮柵與控制柵的耦合率，這和浮柵與控制柵之間的面積重疊有關，影響了快閃記憶體的讀/寫速度。此外，耦合率越好，存儲單元所需的工作電壓就能夠減小得越多。
在具有非常高密度的現代非易失性存儲器(NVM)單元製造中應用了堆疊柵技術，如圖1所示。在堆疊柵技術中，在一個或同一構圖步驟中以自對準方式蝕刻控制柵(CG)2與浮柵(FG)4，導致在有源區6的方向上CG 2在FG 4上的零重疊。這如圖2所示，圖2表示如圖1所表示的其中一個NVM單元沿X-X′方向的剖面圖。圖3顯示出如圖1所表示NVM單元沿Y-Y′方向的剖面圖。它顯示出FG 4彼此分隔開，以確保FG 4沿Y-Y′方向的隔離。這可通過在沉積多晶矽間介質(IPD)10和CG多晶矽層12之前，蝕刻底部多晶矽柵中的FG狹縫8來實現。狹縫8可以是連續的線，或是分離的小狹縫。在兩種情形中都出現柵欄洩漏(fence leakage)對於連續的狹縫線，沿X-X′方向在FG之間觀察到洩漏，對於分離的狹縫，沿X-X′方向和Y-Y′方向在FG之間觀察到洩漏。
在非易失性存儲(NVM)單元中，CG上的電勢VCG對FG上的電勢VFG的作用由FG與CG的耦合率αFC來決定VFG＝αFC×VCGFG與CG的耦合率由下式決定αFC＝CFC/Ctot其中，CFC表示FG與CG之間的電容，且Ctot表示FG的總電容。
為獲得最大的FG與CG的耦合，FG與CG之間的電容CFC必須最大，而且/或者FG的總電容必須最小。
用於提高浮柵與控制柵耦合率的一種方法是增大浮柵的尺寸，從而增大沿如圖1a中的Y-Y′方向上CG在FG上的重疊面積，進而增大電容CFC然而，這限制了縮減單元尺寸的能力，從而阻礙了器件密度提高。最大密度需要在FG之間具有最小間隔，或進而具有最小的狹縫8。狹縫尺寸受限於在製造柵堆疊中所用的光刻工藝。
從US-6214667得知，通過使用氮化物(Si3N4)間隔物可獲得很小的狹縫。在該技術中，在FG頂部上的(相對厚的)氮化物層中蝕刻出狹縫。然後，形成氮化物側壁間隔物。包括間隔物的氮化物層作為FG狹縫蝕刻的硬掩模。該方法的缺點在於例如使用蝕刻了(尤其是摻雜的)多晶矽的H3PO4磷酸，去除氮化物。這就需要在留下氮化物殘留物和導致粗糙FG表面之間進行折衷。兩種情形都將導致IPD的可靠性問題。此外，獲得銳利的FG邊緣，更會降低IPD的可靠性。
另一種方法主要用於防止差的隧道氧化物邊緣。US-6130129描述了如何通過減小總FG電容來增大FG與CG耦合率。在此文獻中，這是通過應用僅露出有源區/襯底上很小的FG重疊的自對準FG來實現的。這是通過與FG自對準地在襯底中蝕刻出溝槽來完成的。溝槽用隔離氧化物填充。該氧化物達到覆蓋一部分FG多晶矽側壁的襯底表面上方。這導致FG對CG電容的一些損失。在US-6130129中形成的間隔物僅具有有限的高度，減小了FG對CG的電容。當在堆疊柵技術中應用時，對於這些較低的間隔物難以防止柵欄洩漏，這是由於它們僅包含在垂直於襯底的方向上為直線的較小部分。此外，上述處理相當複雜且難於嵌入在邏輯CMOS工藝中。

發明內容
本發明的一個目的在於提供一種形成具有改進(更高)的FG與CG耦合率的間隔物延伸FG，其是可靠的並能夠嵌入在邏輯CMOS工藝中。
本發明的另一目的在於提供一種半導體器件，其具有改進(更高)的FG與CG耦合率的間隔物延伸FG，其是可靠的並能夠嵌入在邏輯CMOS工藝中。
本發明描述了一種導電間隔物延伸FG的製造方法和裝置，其可以使NVM單元向深亞微米尺寸縮減，同時保持高可靠性和FG與CG的耦合。
本發明提供了用於在襯底上製造具有浮柵(FG)和控制柵(CG)的半導體器件的方法。該方法包括下列步驟首先在襯底中形成隔離區，然後在兩個隔離區之間的襯底上形成浮柵，之後使用導電間隔物延伸浮柵，然後在浮柵和導電間隔物上形成控制柵。隔離區可為淺溝槽隔離(STI)區，或局部氧化半導體(LOCOS)區。
通過本發明的方法，通過位於側壁間隔物上的一部分CG，在不增大單元尺寸的條件下增加了FG與CG之間的重疊面積。此外，能夠使FG之間的距離比特徵尺寸更短，特徵尺寸是所使用的主要光刻技術允許的尺寸。因此，通過本發明的方法，使用當前可獲得的光刻技術，能夠製造諸如快閃記憶體之類的改進的非易失性存儲器。
根據本發明的實施例，浮柵的形成是通過在襯底上設置浮柵，且浮柵具有處在隔離區之上的兩個相對的壁，並在浮柵相對的壁下方的隔離區中形成凹陷。這可通過沉積浮柵層並在浮柵層中形成狹縫，從而形成浮柵的相對的壁來實現。
延伸浮柵的步驟可包括，在浮柵的相對壁上以及在隔離區中凹陷的壁上沉積導電層。
在浮柵的相對壁上以及在隔離區中凹陷的壁上沉積導電層的步驟可包括，在浮柵之上以及在隔離區中的凹陷中沉積導電層，並蝕刻導電層。
該方法還可包括在形成控制柵之前在浮柵上以及在導電間隔物上形成介電層的步驟。
該方法還可包括在半導體襯底和浮柵之間設置隧道氧化物的步驟。
隔離區中的凹陷可通過蝕刻形成。
形成控制柵的步驟可包括沉積控制柵層，並對控制柵層進行構圖以形成控制柵的步驟。
導電間隔物可為多晶矽間隔物。
本發明還提供了具有浮柵和控制柵的半導體器件。它包括具有平坦表面的襯底。在平坦表面中的襯底中存在兩個隔離區。在兩個隔離區之間的襯底上存在浮柵，浮柵的兩個側壁相對於襯底的平坦表面垂直地延伸，壁的高度從平坦表面起測量。導電間隔物相對於平坦表面從每個壁橫向地延伸浮柵，它們相對於平坦表面垂直地延伸至少超過浮柵側壁的高度。控制柵在浮柵和導電間隔物上相對於平坦表面橫向地延伸。
導電間隔物還相對於平坦表面垂直地延伸，超過隔離區中的凹陷中的輔助高度。導電間隔物的輔助高度增大了FG與CG的有效耦合。
在根據本發明的半導體器件陣列中，在相鄰半導體器件的浮柵之間可具有亞光刻狹縫，即，相鄰浮柵之間比所用光刻工藝限定的最小尺寸還小的間距。這提高了浮柵與控制柵的耦合率。
本發明還提供了包含有根據本發明的半導體器件的非易失性存儲器。非易失性存儲器可為快閃記憶體或EEPROM。


圖1表示根據現有技術，部分地去除CG的多個NVM單元布局的頂視圖。
圖2表示現有技術的NVM單元沿圖1中的線X-X′的剖面圖。
圖3表示現有技術的NVM單元沿圖1中的線Y-Y′的剖面圖。
圖4表示設置有隔離區的襯底的剖面圖。
圖5表示在FG多晶矽和停止層沉積後的剖面圖。
圖6表示在抗蝕劑剝離之前的FG狹縫蝕刻後的剖面圖。
圖7表示在抗蝕劑剝離和附加多晶矽層沉積後的FG狹縫的剖面圖。
圖8表示在多晶矽間隔物蝕刻後的FG狹縫的剖面圖。多晶矽間隔物形成FG的延伸。
圖9表示在IPD和CG多晶矽沉積後FG狹縫的剖面圖。
圖10表示如圖9所示的剖面圖，顯示出不同部件的尺寸。
圖11顯示普通的FG/IPD/CG堆疊。
圖12說明圖11的細節，其中IPD通過沉積的底部氧化物形成。
圖13說明圖11的細節，其中IPD通過爐氧化的底部氧化物形成。
圖14說明圖11的細節，其中在間隔物延伸的FG上形成IPD。
圖15表示現有技術NVM單元在較差的FG狹縫蝕刻後(沒有直的部分)沿圖1中的線Ys-Ys′的剖面圖。
圖16表示現有技術NVM單元在IPD和CG多晶矽沉積後沿圖1中的線Ys-Ys′的剖面圖。
圖17表示現有技術NVM單元在CG蝕刻後沿圖1中的線Ys-Ys′的剖面圖。
具體實施例方式
下面，將參照特定實施例和附圖描述本發明，不過本發明並不限於此，而是僅由所附權利要求進行限定。所述附圖僅為示意性的，並非具有限定性。在附圖中，出於說明目的，某些元件的尺寸可能有所誇大，以及並未按比例畫出。其中在本描述以及權利要求中使用了術語「包括」，這並非排除了其他元件或步驟。其中，當涉及例如「一」或「一個」、「該」的單數名詞時使用了不定冠詞或定冠詞，這包括多個該名詞，除非在另外某些情形中進行特別聲明。
根據本發明，在第一步中，設置襯底20或襯底中的阱(well)。在本發明的實施例中，術語「襯底」可包括可使用的任何基底材料，或其上可形成器件、電路或外延層的材料。在其他可選實施例中，所述「襯底」可包括半導體襯底，如摻雜矽，砷化鎵(GaAs)，鎵砷磷(GaAsP)，鍺(Ge)，或鍺化矽(SiGe)襯底。除半導體襯底部分外，「襯底」還可包括例如，諸如SiO2或Si3N4層的絕緣層。從而，術語「襯底」還包括玻璃上覆矽，藍寶石上覆矽襯底。從而，術語「襯底」用於一般性限定對於位於所關注的層或部分之下的層的元件。此外，「襯底」可為在其上形成層的任何其他基底，例如玻璃或金屬層。將參照矽工藝對下述工藝進行詳細描述，不過本領域技術人員應理解，可基於其他半導體材料系統來實現本發明，且技術人員可選擇合適的材料作為下述介電和導電材料的等效物。
如圖4所示，在Y-Y′方向(如圖1中所定義)，阱或襯底20具有表面，且設置有淺溝槽隔離(STI)區22或熱生長場氧化物(LOCOS)區，以使後續(如沿Y-Y′方向所見)的存儲單元彼此隔離。在兩個STI或LOCOS隔離區22之間，其餘的襯底20將形成有源區24。
STI隔離區22可通過最初在半導體襯底20中產生淺溝槽而形成，例如通過傳統光刻以及各向異性幹法蝕刻工藝諸如反應離子蝕刻(RIE)工序，並使用例如Cl2作為蝕刻劑。在半導體襯底20中，使淺溝槽形成至例如約在200至600nm之間的深度。在通過等離子體氧灰化和仔細的溼法清洗去除了用於淺溝槽限定的光致抗蝕劑圖案後，例如通過低壓化學汽相沉積(LPCVD)工序或者通過等離子體增強化學汽相沉積(PECVD)工序，沉積厚度約在300至1500nm之間的氧化矽層。從而完全填充淺溝槽。通過使用化學機械拋光(CMP)工序，或通過使用適當蝕刻劑的RIE工序，去除淺溝槽內部以外區域中的氧化矽，產生絕緣物填充的STI區域22。
如果使用LOCOS區域取代STI區域22，則它們可以通過最初形成抗氧化掩模如氮化矽，然後將半導體襯底中未受氮化矽掩模圖案保護的區域暴露於熱氧化工序來形成。從而產生厚度等於STI區深度的LOCOS區域。在形成LOCOS區域之後，去除抗氧化掩模。
STI區優選在LOCOS區之上，這是由於它們能夠以比LOCOS區更小的尺寸形成，這使得能夠減少單元尺寸，從而能夠增大單元密度。因此，在以下描述中，僅對STI區進行進一步的討論，不過應該理解，本發明包括以LOCOS區進行的下述處理步驟。
如圖5所示，在設置有STI區22的襯底20的頂部上，形成包括二氧化矽的隧道氧化物(Tox)層26，優選地，在約600至1000℃的溫度下，通過在氧蒸汽環境中將其熱生長至厚度約在6至15nm之間而形成。或者，可使用具有原位蒸汽生成(ISSG)的快速熱氧化(RTO)來獲得隧道氧化物層26。
在隧道氧化物26的頂部上，沉積厚度為tFG的第一多晶矽層28，這將在以後形成FG。第一多晶矽層的沉積優選通過CVD工序來實現，厚度約在50至400nm。多晶矽層28的摻雜可以例如通過向矽烷氣氛添加砷化三氫或磷化氫，或者通過向本徵多晶矽層施加砷、磷或硼離子的離子注入工序，在沉積過程中來原位地實現。
在第一多晶矽層28的頂部上，沉積停止層30，例如由諸如SiO2的絕緣層構成。
這如圖5中所示。停止層30作為隨後的間隔物蝕刻步驟的停止層，以及作為可能的FG注入的屏蔽層。
通過普通的曝光步驟將FG狹縫32構圖。將抗蝕劑層34塗敷到停止層30的頂部，並對其一些部分(取決於所需圖案)進行曝光。隨後，衝洗掉未曝光的部分(或者曝光部分，這取決於所用抗蝕劑的種類)，留下特定圖案的抗蝕劑，允許將未被剩餘抗蝕劑層覆蓋的層蝕刻掉。蝕刻包括穿透(BT)步驟從而蝕刻穿過停止層30，隨後穿過第一多晶矽層28進行多晶矽主蝕刻，停止於STI 22。然後，執行氧化物蝕刻，在STI 22中形成深度為d的凹陷。這如圖6中所示。
圖6表示氧化物蝕刻之後的情形。所示的情形指的是零蝕刻偏差的情形(從而邊緣垂直於襯底表面)。將蝕刻偏差通過下式定義蝕刻偏差＝L_CD-E_CD在去除抗蝕劑層34的殘留物之前，從FG側壁36去除可能的聚合物和原有氧化物。然後例如通過等離子體氧灰化和仔細的溼法清洗，去除了抗蝕劑34，剩下停止層30。
優選地，以避免FG側壁36再次氧化的時間嚴格的順序，隨後的預清洗，在停止層30上和狹縫32中沉積厚度為tSP的附加多晶矽層38，如圖7所示。優選將多晶矽層38採用與第一多晶矽層28相同的摻雜劑進行原位摻雜。
之後，使用對於主蝕刻的終點檢測的停止層30和STI 22，各向異性蝕刻多晶矽間隔物40。多晶矽間隔物40將作為FG的延伸，從而使FG狹縫32變窄，如圖8所示。尺寸L_CD，蝕刻偏差，E_CD和tSP決定了狹縫(FGS_CD)的最終臨界尺寸(CD)E_CD＝L_CD-蝕刻偏差FGS_CD＝E_CD-2*tSP＝L_CD-蝕刻偏差-2*tSP在去除停止層30後，形成多晶矽間介質(IPD)42，參見圖9。IPD 42優選包括多種絕緣材料，例如，氧化物氮化物氧化物(ONO)層，並可通過傳統技術形成或生長。ONO層最好包括二氧化矽，氮化矽和二氧化矽的連續層。ONO層的總介電厚度通常約在10至50nm之間。
在形成IPD層42後，沉積CG多晶矽44(最好原位摻雜)，如圖9所示。CG多晶矽層44的沉積可通過LPCVD工序實現，沉積至約50至400nm之間的厚度。CG多晶矽層44的摻雜或者通過向矽烷氣氛添加合適的摻雜劑雜質，如砷化三氫或磷化氫而在沉積期間原位實現，或通過離子注入工序，使用例如施加到本徵多晶矽層的砷、磷或硼離子的摻雜劑來實現。
在根據本發明的形成NVM的最後一步中，蝕刻CG(在附圖中未示出)。
通過本領域技術人員所熟知的工藝完成了單元形成(例如，源/漏形成，矽化等)。
優選地，在根據本發明的工藝中，當實現間隔物40用於延伸FG時，優化以下參數-FG厚度tFGFG厚度tFG越大(即，FG越高)，所生成的FG與CG之間的重疊區域就越大，從而FG與CG之間的電容CFC將越大。
-L_CDL_CD越小，狹縫32的寬度就越小，FG與CG耦合率就越高。L_CD受限於光刻設備。
-E_CDE_CD越大，即，FG的底部部分蝕刻得越直，則會更少地出現柵欄洩漏。由於在FG多晶矽中蝕刻狹縫之後的IPD沉積以及接連的CG構圖，出現由IPD(例如ONO)構成的剩餘柵欄。當在第一多晶矽層62中蝕刻的狹縫60的輪廓傾斜或顯示出不規則時(如圖15中所示)，則在IPD 64形成以及CG多晶矽66沉積後(如圖16所示)，在CG構圖期間IPD柵欄將掩蔽第一多晶矽層62。這導致鄰近IPD柵欄70處的多晶矽殘留物68，如圖17所示。這些殘留物68使FG短路，導致洩漏並使電路產率降低。通過極其筆直地蝕刻FG底部部分並在STI區垂直(與STI呈＞85°的角)，能防止柵欄洩漏。
-用於形成間隔物的附加多晶矽層的厚度tSP形成間隔物40的多晶矽層越厚，狹縫32的寬度越小，FG與CG的耦合率就越高。
-凹陷的深度d凹陷越深，就能夠使FG與CG的重疊區域越大。
FG的筆直部分的高度是很重要的，這是由於它決定了柵欄洩漏的風險。FG的筆直部分(在STI處垂直)的高度等於(參見圖10)
tFG-tSP+d本發明的間隔物延伸FG方法具有以下優點-它與普通(嵌入式)NVM工藝可以很好兼容。無需額外的掩模。
-由於在不減小光刻和蝕刻工藝窗口的條件下具有深亞微米狹縫(從而具有很小的FG與FG的距離)，從而可實現高封裝密度。與當前可用的光刻工藝相比，狹縫尺寸更小。
-由於很小的狹縫(很小的FG與FG的距離)，可實現高的FG與CG耦合率。
-對於本發明的間隔物延伸FG方法，與現有技術裝置相比，IPD42上的電場非常低，這是由於在場線緻密的地方沒有出現銳利的邊緣。這如圖11至14所示。在圖11中的圓圈50(與圖9中的圓圈50相對應)表示在FG/IPD/CG堆疊中考慮哪種FG邊緣，圖12至圖14顯示對於FG邊緣的不同可能性。圖12表示在沉積底部氧化物層的情形中的IPD層52。存在很好的臺階覆蓋，但具有導致場增強的銳利FG邊緣。圖13顯示在底部氧化物進行爐氧化的情形中的IPD層54。在此情形中，銳化主要取決於氧化條件(溫度，時間，環境)；幹法不好，溼法更差，而快速熱氧化(RTO)最好。圖14顯示出在根據本發明的間隔物延伸FG的情形中的氧化物層42。該方法提高了IPD 42的可靠性(穿通的可能性更小)以及NVM的數據保持力。採用根據本發明的間隔物延伸FG方法，防止了在爐內生長IPD部分的情形中在FG邊緣的IPD銳化/變薄。
-能夠完全防止柵欄洩漏(通過鄰近ONO的殘留物從FG至FG的洩漏)，從而導致高產率。
-當使用可製造的光刻和蝕刻工藝時，FG狹縫32的最終臨界尺寸由多晶矽層38的厚度來決定，並因此非常精確地進行控制。使用終點系統蝕刻多晶矽間隔物40是可製造的。因此，對深亞微米FG狹縫32的臨界尺寸的控制不再取決於FG狹縫光刻和蝕刻工藝，而主要取決於對多晶矽層38厚度的控制。
權利要求
1.用於在襯底上製造具有浮柵和控制柵的半導體器件的方法，包括步驟-首先在襯底中形成隔離區，-然後在兩個隔離區之間的襯底上形成浮柵，-之後使用導電間隔物延伸浮柵，以及-然後在浮柵和導電間隔物上形成控制柵。
2.根據權利要求1的方法，其中，形成浮柵的步驟包括-在襯底上設置浮柵，浮柵具有處在隔離區之上的兩個相對的壁，-在浮柵相對的壁之下的隔離區中形成凹陷。
3.根據權利要求2的方法，其中，設置浮柵的步驟包括-沉積浮柵層，-在浮柵層中形成狹縫，從而形成浮柵的相對的壁。
4.根據權利要求2的方法，其中，延伸浮柵的步驟包括在浮柵的相對壁上以及在隔離區中凹陷的壁上沉積導電層。
5.根據權利要求4的方法，其中，在浮柵的相對壁上以及在隔離區中凹陷的壁上沉積導電層的步驟包括-在浮柵之上以及在隔離區中的凹陷中沉積導電層，-蝕刻導電層。
6.根據權利要求1的方法，還包括在形成控制柵之前在浮柵上以及在導電間隔物上形成介電層的步驟。
7.根據權利要求1的方法，其中，隔離區為淺溝槽隔離(STI)區。
8.根據權利要求1的方法，其中，隔離區為LOCOS區。
9.根據權利要求2的方法，其中，在隔離區中的凹陷是通過蝕刻形成的。
10.根據權利要求1的方法，包括在半導體襯底和浮柵之間設置隧道氧化物的步驟。
11.根據權利要求1的方法，其中，形成控制柵的步驟包括-沉積控制柵層，以及-對控制柵層進行構圖以形成控制柵。
12.根據權利要求1的方法，其中，導電間隔物為多晶矽間隔物。
13.具有浮柵與控制柵耦合率的半導體器件，包括-具有平坦表面的襯底，-在平坦表面中的襯底中的兩個隔離區，-在兩個隔離區之間的襯底上的浮柵，浮柵的兩個側壁相對於襯底的平坦表面垂直地延伸，壁的高度從平坦表面起測量，-相對於平坦表面從每個壁橫向地延伸浮柵的導電間隔物，相對於平坦表面垂直地延伸至少超過浮柵側壁高度的導電間隔物，以及-在浮柵和導電間隔物上相對於平坦表面橫向延伸的控制柵。
14.根據權利要求13的半導體器件，其中，導電間隔物還相對於平坦表面垂直地延伸，超過表面之下凹陷中的輔助高度。
15.根據權利要求13或14的任何一個的半導體器件陣列，其中，在相鄰半導體器件的浮柵之間具有亞光刻狹縫。
16.一種包含有根據權利要求13或14的任何一個的半導體器件的非易失性存儲器。
17.根據權利要求16的非易失性存儲器，其中，存儲器為快閃記憶體。
18.根據權利要求16的非易失性存儲器，其中，存儲器為EEPROM。
全文摘要
本發明描述了一種用於在襯底(24)上製造具有改進的浮柵與控制柵耦合率的半導體器件的方法。該方法包括步驟首先在襯底(24)中形成隔離區(22)，然後在襯底(24)上形成浮柵(28)，之後使用多晶矽間隔物(40)延伸浮柵(28)，然後在浮柵(28)和多晶矽間隔物(40)上形成控制柵(44)。這樣的半導體器件可用於快閃記憶體單元或EEPROM中。
文檔編號H01L29/792GK1663026SQ03814436
公開日2005年8月31日 申請日期2003年6月12日 優先權日2002年6月20日
發明者A·M·P·J·亨德裡克斯, J·F·A·M·古伊倫, G·J·M·多爾曼斯 申請人:皇家飛利浦電子股份有限公司