變化點檢測電路的製作方法
2024-02-11 12:02:15
專利名稱:變化點檢測電路的製作方法
本發明用於傳真裝置，是關於圖像信號的編碼所需要的信號變化點檢測電路的。
以往關於這種裝置的文獻如下《多點監視控制用LSI化處理器》，電子通信學會研究會，SSD80，No 52，1980《傳真專用LSI的開發》，衝電氣研究開發，VOL48，No 2，1981如上述文獻所憶載，以往在這種裝置中使用微處理器，利用存儲在存儲器中的程序進行控制動作，進行傳真圖像信號的編碼處理。這種編碼處理如在CCITT T.4建議中所示，是按2維編碼方式進行信號處理的。按照CCITT T.4建議，2維編碼是指把參考行的信號和相當於該參考行的下一行的行作為編碼行的方式。即，按參考行、編碼行信號的每一比特，讀取白或黑的圖像，檢測出行上的白或黑的信號變化，也就是白→黑、黑→白的變化點，以各變化點間的比特數為基礎進行編碼的方式。
然而，通過採用上述的那種微處理器的存儲程序控制進行圖像信號的編碼，要耗費大量的程序步和處理時間。一般，圖像信號的處理是按每一比特進行的，但是微處理器以8位或16位的所謂字為單位進行運算處理，所以，不一定適合於以1比特為單位的變化點檢測，而且還存在著要想提高裝置的速度，就需要高速微處理器的問題。
本發明可用於傳真圖像信號的編碼，當依次輸入編碼行及參考行的數位化圖像信號，在檢測編碼用的預定圖像信號變化點及編碼開始點的電路中，由下列電路構成變化點檢測電路(a)記憶由外部控制電路置位的編碼開始點信號電平的第1觸發電路(以下稱F/F電路);
(b)把所輸入編碼行的圖像信號與前述第1F/F電路的輸出取「異或」，作為第1變化點檢測信號進行輸出的電路;
(c)記憶前述第1變化點檢測信號信號電平的第2F/F電路;
(d)把前述第2F/F電路的輸出和前述第1變化點檢測信號相「與」，作為第2變化點檢測信號進行輸出的電路;
(e)記憶前述第2變化點檢測信號信號電平的第3F/F電路;
(f)記憶相對於所編碼圖像信號1個像素前的參考行圖像信號信號電平的第4F/F電路;
(g)把參考行的圖像信號與前述第4F/F電路的輸出進行比較運算，當前述第1F/F電路的輸出與第4F/F電路的輸出電平相同時，將此運算輸出作為第3變化點檢測信號進行輸出的電路;
(h)記憶前述第3變化點檢測信號信號電平的第5F/F電路;
(i)把參考行的圖像信號與前述第1F/F電路的輸出進行比較，當兩者變成同電平時，將此信號電平和前述第5F/F電路的輸出「與」，作為第4變化點檢測信號進行輸出的電路;
(j)記憶前述第4變化點檢測信號信號電平的第6F/F電路。而此變化點檢測電路的目的是採用廉價的觸發電路，每1比特都可以進行高速的變化點檢測。
下面利用實施例，詳細說明本發明的作用、效果。
本發明的實施例示於第1圖、第2圖，與其動作有關的信號操作示於第3圖及第4圖。而且，第1圖是本實施例的變化點檢測電路的電路圖，第2圖是本實施例的變化點檢測電路所用的編碼電路方框圖。
首先，利用第2圖說明編碼電路的工作。按照傳真圖像讀取方式的文件上各1行的圖像信號通過端點11被輸入，經過控制電路1，以1行長度為單位，作為參考行或編碼行，交替存儲在行存儲器2、3中。在前述行存儲器2、3中存儲的圖像信號，利用來自控制線15的控制信號，同步依次地1比特1比特被讀出，經過連接線16、17及160、170輸入到變化點檢測電路4。而且，在本實施例中，連接線160傳遞參考行的信號，連接線170傳遞編碼行的信號。連接線18是連接線組，集中了第1圖所示變化點檢測電路的連接線101、102、103、104、105、106。連接線19表示向編碼信號發生電路傳遞信號的連接線組，集中了第1圖的連接線107、108、109、110、111。
其次，利用第1圖、第3圖說明本實施例的變化點檢測的動作。第3圖為傳真圖像信號的白、黑信號列的例子。為便於說明相當於白或黑各行變化點的信號位置，設定信號位置P-1、P0、P1……P11。而且，a0、a1、a2、b1、b2為由CCITTT。4建議規定的變化點，分別定義如下a0成為編碼行上開始點的變化點。在編碼行的開始，可設定為假想的白變化點。編碼行的編碼期間，a0的位置由緊靠這個位置的前一編碼方式定義。
a1編碼行上的前述a0以右最初的變化點。
a2編碼行上的前述a1以右最初的變化點。
b1在前述a0以右，具有與前述a0相反顏色的，在參考行上最左邊的變化點。
b2在參考行上前述b1右邊的最初的變化點。
接著，利用第1圖說明檢測上述變化點的電路。
首先，對輸入進行說明。在連接線101上輸入由控制電路1讀取行存儲器的地址控制信號。當該信號為邏輯電平「1」時，表示前述行存儲器的讀取動作保持正常，與時鐘脈衝同步地進行行存儲器地址的步進。當該信號為邏輯電平「0」時，表示前述行存儲器的地址步進在規定的地址位置上停止了讀取。在連接線102上輸入表示與前述行存儲器地址有關控制狀態的使電路元件復位的信號。連接線103上輸入關於編碼開始點的信息信號。編碼開始點是設定在相當於行左端的行信號讀出開始時和在1個編碼處理結束並轉入下一個編碼處理時的。在前一種情況下，第3圖所示點P-1變成假想開始點，正如在前述變化點a0的定義上有的，邏輯電平「0」的白信號被輸入到連接線103。在後一種情況下，即在進行編碼處理的過程中，編碼開始點新變為黑信號點或白信號點的情況下，與此同時，連接線103的輸入信號也變成邏輯電平「1」或「0」。連接線104上，輸入JK觸發器(以下簡稱JK F/F)62的復位信號。在連接線170、160上，如前所述，逐比特地分別輸入編碼行和參考行的圖像信號。在連接線105上輸入對連接線160、170的前述信號進行控制用的信號。在連接線106上輸入使JK F/F63、64、65、66復位的信號。
其次，一邊利用第3圖及第4圖，一邊說明第1圖的變化點檢測電路的工作。首先變化點檢測電路檢測出從第3圖所示白、黑信號列的由P1向P2的變化點，進行編碼處理。即通過檢測P2處的黑→白變化，使行存儲器的讀取地址停止步進，進行編碼。然後，在編碼處理結束時刻，立即與時鐘脈衝同步進入下一次編碼的存儲器讀取動作。此刻，控制電路1傳遞a0點的信號，即連接線103上的邏輯電平「0」的信號。在這之後，行存儲器重新進入讀取動作，由控制電路1進行讀取地址的步進。同時，這個狀態作為邏輯電平「1」的信號，通過連接線101傳遞。第1圖中的JK F/F在第4圖所示的行存儲器地址0的位置上，其邏輯輸出Q變成「0」。行存儲器地址的讀取經步進，在地址5的位置上圖像信號變成黑信號。即，這兒是a1的變化點。這時，連接線170上的信號變成邏輯電平「1」，「異或」(EXOR)電路33的輸出變成「1」。此EXOR電路33的輸出傳到連接線109，變成編碼信息。即a1變化點信息傳遞到編碼信號發生電路5。編碼信號發生電路5將此信號傳遞到控制電路1。控制電路1立即停止行存儲器讀取地址的步進，把連接線101的邏輯電平變成「0」。
如第4圖所示，行存儲器讀取地址在地址5停止。保持電路動作的時鐘脈衝在下一時刻，把JK F/F64置位成邏輯電平「1」，保持編碼信息a1。按照該時鐘脈衝，控制電路1重新開始行存儲器的讀取，向連接線101傳遞邏輯電平「1」的信號。當連接線101的邏輯電平繼續保持「1」，並且連接線160傳遞邏輯電平「0」時，JK F/F61的輸出Q變成邏輯電平「0」，維持這種狀態。
其次，如第4圖所示，行存儲器地址在9的位置時，參考行201的圖像信號由白變黑。這時，連接線170上傳遞來邏輯電平「1」的信號。EXOR電路28的輸出變成邏輯電平「1」，經過AND電路32、OR電路45傳遞到連接線107。即變化點b1的編碼信息傳遞到編碼信號發生電路5。這個變化點b1的信號和前面的a1的情況一樣，傳到控制電路1。控制電路1立即停止行存儲器讀取地址的步進，把連接線101上的信號變成邏輯電平「0」。同時，利用同步的時鐘脈衝，JK F/F63被置位成邏輯電平「1」，保持變化點b1的編碼信息。在這期間，行存儲器的讀取地址停在9上，利用下一個時鐘脈衝，控制電路1重新開始行存儲器讀取地址的步進。
下面，按照同樣的動作，JK F/F66及65輸出邏輯電平「1」，該邏輯電平「1」的信號傳遞到連接線111及110，變化點b2、a2的編碼信息傳到編碼信號發生電路5。而且，當JK F/F66或者連接線111得到邏輯電平「1」的輸出時，AND電路42的輸出受JK F/F63的邏輯電平「1」的輸出信號的控制。而JK F/F65的輸出方面，則JK F/F64的輸出信號經過AND電路39，控制JK F/F65的輸出及連接線110的信號。以上，由於JK F/F61、62、63、64、65、66用作為記憶電路，可以用簡單的電路檢測圖像信號的變化點，把它用作為編碼信息。
正如以上利用實施例所進行的詳細說明，按照本發明，可用簡單的電路結構實現可高速動作的編碼電路。
第1圖為本發明實施例的方框圖;第3圖為說明第1圖所示電路工作的，表示傳真圖像信號的白、黑信號列例子的圖;第2圖為表示第1圖的變化點檢測電路4的內部情況的圖;第4圖為說明本發明實施例中各信號的定時圖。
1……控制電路;2、3……行存儲器;4……變化點檢測電路;5……編碼信號發生電路;13、14、16、17、19、101、102、103、104、105、106、107、108、109、110、111、160、170、180……連接線;15、18……控制線;11、12……端點;61、62、63、64、65、66……JK觸發器;21、22、24、25、35、38、39、42、44、46……AND電路;26、27、30、41、45、48、49……OR電路;23、31、34、36、37、43、47……NAND電路;28、29、33、40……EXOR電路。
權利要求
可用於傳真圖像信號的編碼，當依次輸入編碼行及參考行的數位化圖像信號，在檢測編碼用預定圖像信號變化點及編碼開始點的電路中。由下列電路構成變化點檢測電路1、記憶由外部控制電路置位的編碼開始點信號電平的第1觸發電路(以下稱F/F電路)；2、把所輸入編碼行的圖像信號與前述第1F/F電路的輸出取「異或」，作為第1變化點檢測信號進行輸出的電路;3、記憶前述第1變化點檢測信號信號電平的第2F/F電路;4、把前述第2F/F電路的輸出和前述第1變化點檢測信號相「與」，作為第2變化點檢測信號進行輸出的電路;5、記憶前述第2變化點檢測信號信號電平的第3F/F電路;6、記憶相對於編碼圖像信號1個像素前的參考行圖像信號信號電平的第4F/F電路;7、把參考行的圖像信號與前述第4F/F電路的輸出進行比較運算，當前述第1F/F電路的輸出與第4F/F電路的輸出電平相同時，將此比較運算的輸出作為第3變化點檢測信號進行輸出的電路;8、記憶前述第3變化點檢測信號信號電平的第5F/F電路;9、把參考行的圖像信號與前述第1F/F電路的輸出進行比較，當兩者變成同電平時，將此信號電平和前述第5F/F電路的輸出相「與」，作為第4變化點檢測信號進行輸出的電路;10、記憶前述第4變化點檢測信號信號電平的第6F/F電路。
專利摘要
本發明是用在傳真裝置上的電路，是關於圖象信號編碼所需要的信號變化點檢測電路的。本發明要解決的問題是，以往這種裝置使用微處理器以字為單位進行圖象信號處理時，需要大量程序步和處理時間。本發明由於結構簡單，可以實現1比特為單位的高速變化點檢測電路。
文檔編號H03M5/04GK86103162SQ86103162
公開日1986年12月17日 申請日期1986年5月6日
發明者柳下棟生, 中野一男, 荻谷弘, 加加美直人, 富田英夫 申請人:衝電氣工業株式會社導出引文BiBTeX, EndNote, RefMan