一種B4-flash器件及其製作方法

2023-09-22 00:17:55 2

專利名稱：一種B4-flash器件及其製作方法
技術領域：
本發明涉及一種器件及其製作方法，尤其涉及一種適用於B4-flash編譯和空穴隧穿注入擦除的器件及其製作方法。
背景技術：
對於NOR快閃記憶體記憶單元，最重要的限制其尺寸繼續縮減的是門極長度的縮短。這主要是由於溝道熱電子(CHE)注入編譯方式要求漏端有一定的電壓，而這個電壓對源漏端的穿透有很大的影響，對於短溝道器件溝道熱電子(CHE)方式不適用。另外一個問題是與NAND和AND數據存儲器件相比，這限制了 NOR快閃記憶體的編譯產量。最近,Shoji Shukuri et . al提出了一種新穎的利用襯底偏壓協助的帶到帶的隧穿引起的熱電子(B4 - flash)來進行編譯的P溝道記憶單元(「60nm NOR Flash MemoryCell Technology Utilizing Back Bias Assisted Band—to—Band Tunneling InducedHot-Electron Injection (B4-Flash)」 ， 2006 Symposium on VLSI Technology Digestof Technical Papers),其中的編譯是利用襯底協助的帶到帶的隧穿如圖I所示,首先是由門極和漏極電壓產生的電場產生帶到帶的隧穿的電子10。然後，這些電子10受到襯底偏置電壓產生的漏端空間電荷區電場加速到離開漏極有一定距離的區域，最後在襯底偏置電壓和門極電壓的垂直電場的作用下注入到電荷存儲層。雖然以前對於這種由襯底偏置協助的帶到帶的P溝道器件也有報導，然而，為了得到足夠的熱電子來編譯仍然需要較高的漏端電壓，過大的漏端電壓會使溝道穿通容易，從而會限制門極長度(T. Ohnakado, et al.,IEEE Trans. EL, Vol. 46, No. 9, 1999，pp. 1866-1870.)，也就限制了器件尺寸的縮減。

發明內容
鑑於上述的現有技術中的問題，本發明的實施例通過非均勻的氧化矽結構，來緩解氧化矽的退化，和電子局域注入編譯和空穴均勻注入擦除的影響，使器件的可靠性增加。本發明提供的一種B4_flash器件，包括襯底和依次在襯底上形成的第一氧化矽層、氮化娃層和第二氧化娃層，所述第一氧化娃層包括沿溝道方向依次分布的第一段、第二段和第三段，所述第一段、第二段和第三段的厚度比為I. 5^2. 5:0. 8^1. 2:1. 5^2. 5。在本發明的一個較佳實施方式中，所述第一段、第二段和第三段的厚度比為2:1:2。在本發明的另一較佳實施方式中，所述第一段、第二段和第三段的長度比為
O.8 I. 2:2. 5 3. 5:0. 8 I. 2。在本發明的另一較佳實施方式中，所述第一段、第二段和第三段的長度比為1:3:1。在本發明的另一較佳實施方式中，所述第一氧化矽層的第一段的厚度為廣4 nm。在本發明的另一較佳實施方式中，所述氮化矽層的厚度為5 20 nm。一種上述的B4-flash器件的製作方法，其特徵在於，包括以下步驟步驟I，在襯底上形成氧化矽層，通過刻蝕形成所述第一氧化矽層；
步驟2，在所述第一氧化矽層上依次形成所述氮化矽層和第二氧化矽層。在本發明的另一較佳實施方式中，還包括步驟3 :通過刻蝕和離子注入形成柵極。本發明的實施例形成了具有非均勻的SONOS結構，其中的隧穿氧化矽層，促使電場強度在不同區域的分布不同。中間區域的氧化矽層由於具有較薄的厚度可以有較強的電場，在富勒-諾德罕的隧穿編譯時，可以由較多的空穴通過此區域。溝道區的兩邊有較厚的隧穿氧化矽層，電場強度較小，進入這些區域的空穴較少，從而使擦除速度提高。並且非均勻的空穴注入，使編譯和擦除循環後的兩邊區域空穴剩餘量小，從而提高器件的性能。製程工藝和CMOS兼容，節約了成本。


圖I是現有器件的結構示意圖2是現有器件的耐久性曲線；
圖3是本發明的實施例的結構示意圖4是本發明的實施例的性能示意圖。
具體實施例方式以下將結合附圖對本發明做具體闡釋。對於60nm SONOS結構用襯底偏置協助的帶到帶隧穿誘導的熱電子注入(BulkBias assisted Band to Band induced hot electron injection)來編譯，用FN的空穴隧穿注入來實現擦除，其相比於其它的結構有很多方面的優勢。其循環過程中電子和空穴對氧化矽層都有作用，但是編譯和擦除電壓仍有隨周期性的變化。如圖2中所示，其中，線段I和線段2表示隨橫坐標周期的邊長，編譯和擦除的縱坐標電壓的變化。由圖中可以看出，編譯和擦除態的趨勢同時下降(實際所需電壓是逐漸增大的)，由於操作窗口沒有發生明顯的變化，那麼說明這裡的編譯速度沒有大幅度的下降，即BTBT的速度沒有受到明顯的降低。但是編譯和擦除電壓同時增大(絕對值)的情況會使電流減小，從而使讀取的速度減慢。由於編譯和操作的循環過程中電子和空穴都會穿過隧穿氧化矽層，那麼會中和隧穿氧化層中的電荷，從而由於隧穿氧化矽層中固定電荷引起的閾值電壓的變化將很小。對於PMOS結構，閾值電壓是增大的情況(絕對值)是由於空穴在某處的積累，使相應的電場減弱，從而使相應的編譯和擦除的閾值電壓增加(絕對值)。這是由於襯底偏置協助的BTBT的熱電子注入到S0N0S結構的存儲電荷層中，由於電子是從某些點注入的，S0N0S結構中電荷存儲層是氮化矽層，其中注入的電子被氮化矽的陷阱所捕獲，會導致注入的電子集中在中間局部區域。而在擦除過程中，利用富勒-諾德罕隧穿空穴注入方式來實現擦除，這個隧穿過程是均勻的，也就是說會在整個溝道的區域有空穴通過。由於注入的電子被氮化矽的陷阱限制在注入點附近，那麼注入的空穴會與這些電子中和，其他部分的空穴則沒有直接與電子結合，在編譯和擦除的過程中，會有部分的空穴剩餘。因此，如圖3中所示，本發明的實施例的一種B4-flash器件，包括襯底3和依次在襯底上形成的第一氧化娃層4、氮化娃層5和第二氧化娃層6。第一氧化娃層4包括沿溝道方向依次分布的第一段41、第二段42和第三段43。第一段41、第二段42和第三段43的厚度比為 I. 5 2. 5:0. 8 I. 2:1. 5 2. 5。在本發明的實施例的這個SONOS結構中，不同厚度的隧穿氧化矽層可以在擦除操作時有不同的電場強度分布，從而實現富勒-諾德罕隧穿空穴注入擦除方式在中間薄的隧穿氧化矽處有更多的空穴注入。中間區域是電子注入並儲存在電荷存儲層中的位置處，可 以實現較高的擦除速度。同時在兩側具有較厚隧穿氧化矽層的區域，由於電場較弱，空穴的注入量少，可以使編譯和擦除的循環中空穴剩餘的可能性降低，從而可以抑制由於空穴的剩餘引起的編譯和擦除電壓的增加(絕對值)，使器件的讀取電流穩定，使器件的可靠性提聞。如圖4中所示，對於利用富勒-諾德罕空穴隧穿來進行擦除的操作，在門極負電壓和襯底正電壓的作用下，襯底3中的空穴進入電荷存儲層，即氮化矽層5。由於中間區域(即第二段42)較薄，如圖4中A-A』的橫截面所示，所以有較大的電場強度OhM1 ( Oh為空穴對於氧化矽的勢壘，Cl1為該處隧穿氧化矽厚度)，從而使更多空穴與這些區域注入的電子複合，由於兩側的隧穿氧化矽較厚(即第一段41和第三段43)，如圖4中所示B-B』的橫截面所示，那麼對應的電場強度Oh/d2 (d2為該處隧穿氧化矽厚度，(I2M1)較小，從而使從這些區域進入的空穴數量較少。這樣在編譯和擦除的循環中就會有很多的空穴在存儲的電子區域複合，使空穴剩餘的可能性減少，從而可以抑制編譯和擦除循環後的閾值電壓上升(絕對值)，可以使編譯和擦除的閾值電壓穩定。在本發明的實施例中，如圖3中所示，其形成步驟包括
步驟1，在襯底3上形成氧化矽層，通過刻蝕形成所述第一氧化矽層4 ;並優選第一段41、第二段42和第三段43的厚度比為2:1:2，優選第二段42的厚度為l_4nm。長度比為
O.8 I. 2:2. 5 3. 5:0. 8 I. 2，優先為 1:3:1 ；
步驟2，在所述第一氧化矽層4上依次形成所述氮化矽層5和第二氧化矽層6，優選氮化矽層4 (厚度5-20nm)，這層氮化矽可以將注入的電子限制在其陷阱能級中，從而實現閾值電壓的改變；在存儲電荷的氮化矽層5上，製備一層厚的第二氧化矽層6，其可以阻止柵極電荷的注入對存儲層中電荷的影響；
步驟3:通過刻蝕和離子注入形成柵極。經過刻蝕，去除不需要的ONO層和多晶矽層，最後通過離子注入形成柵極源漏極。以上對本發明的具體實施例進行了詳細描述，但其只是作為範例，本發明並不限制於以上描述的具體實施例。對於本領域技術人員而言，任何對本發明進行的等同修改和替代也都在本發明的範疇之中。因此，在不脫離本發明的精神和範圍下所作的均等變換和修改，都應涵蓋在本發明的範圍內。
權利要求
1.一種B4-flash器件，其特徵在於，包括襯底和依次在襯底上形成的第一氧化矽層、氮化矽層和第二氧化矽層，所述第一氧化矽層包括沿溝道方向依次分布的第一段、第二段和第三段，所述第一段、第二段和第三段的厚度比為I. 5^2. 5:0. 8^1. 2:1. 5^2. 5。
2.如權利要求I所述的B4-fIash器件，其特徵在於，所述第一段、第二段和第三段的厚度比為2:1:2。
3.如權利要求I所述的B4-fIash器件，其特徵在於，所述第一段、第二段和第三段的長度比為 O. 8 I. 2:2. 5 3. 5:0. 8 I. 2。
4.如權利要求3所述的B4-fIash器件，其特徵在於，所述第一段、第二段和第三段的長度比為1:3:1。
5.如權利要求I或2所述的B4-flash器件，其特徵在於，所述第一氧化矽層的第一段的厚度為I 4 nm。
6.如權利要求5所述的B4-flash器件，其特徵在於，所述氮化矽層的厚度為5 20 nm。
7.—種如權利要求I所述的B4-flash器件的製作方法，其特徵在於，包括以下步驟步驟I，在襯底上形成氧化矽層，通過刻蝕形成所述第一氧化矽層；步驟2，在所述第一氧化矽層上依次形成所述氮化矽層和第二氧化矽層。
8.如權利要求7所述的B4-fIash器件的製作方法，其特徵在於，還包括步驟3 :通過刻蝕和離子注入形成柵極。
全文摘要
本發明提供的一種B4-flash器件及其製作方法，包括在襯底和依次在襯底上形成的第一氧化矽層、氮化矽層和第二氧化矽層，所述第一氧化矽層包括沿溝道方向依次分布的第一段、第二段和第三段，所述第一段、第二段和第三段的厚度比為1.5~2.5:0.8~1.2:1.5~2.5。本發明的實施例通過非均勻的氧化矽結構，來緩解氧化矽的退化，和電子局域注入編譯和空穴均勻注入擦除的影響，使器件的可靠性增加。
文檔編號H01L27/115GK102938405SQ201210432508
公開日2013年2月20日 申請日期2012年11月2日 優先權日2012年11月2日
發明者田志, 顧經綸 申請人:上海華力微電子有限公司