用於多核微處理器片上互連網絡的網絡通信胞元的製作方法

2023-10-17 02:42:04 1

專利名稱：用於多核微處理器片上互連網絡的網絡通信胞元的製作方法
技術領域：
本發明涉及面向多核微處理器的片上互連網絡體系結構，具體涉及一種用於多核微處理器片上互連網絡的網絡通信胞元。
背景技術：
多核微處理器中使用的片上互連網絡的基本形式有總線、交叉開關、環、二維mesh (2D_mesh)、二維環網(2D_torus)和多維 mesh 等。總線通過多個接口連接多個處理器核(每個核作為一個結點)並對其進行分時服務，每次通信只能有一個源結點和目的結點連通，其它結點斷開。總線具有簡潔實用，所需的設備量小的特點，但是能夠連接的結點數和總線工作頻率與總線接口電路的速度和驅動 能力以及總線長度和負載大小都有關，一般適合對通信能力要求不高且規模較小的系統。 史丹福大學的Hydra多核處理器是採用總線進行片上多核處理器的互連的典型實例。交叉開關選址方便、控制簡單、連接特性好，但是所需的設備量大，一般適合對通信能力要求較高且規模中等的系統，但是線路的利用率較低。典型的採用交叉開關作為片上互連的多核處理器有Piranha、Sun公司的Niagara處理器、Niagara-2處理器和IBM的Cyclops64 等。環是將線性陣列兩個端結點的空閒鏈路對接而形成的一種網絡拓撲結構。環網能夠支持相鄰結點間並行通信而不像總線同時只支持一對結點的通信，因此它具有比總線更高的網絡帶寬。與線性陣列相比，環的鏈路可以採用單向通道達到結點間通信的目的，單向通道比半雙工和全雙工通道結構簡單、代價低。但是環與線性陣列一樣，當有任兩個結點間的鏈路故障時就不能完成所有結點間通信，因此其可靠性相對較低。Sony、ToShiba、IBM三家聯合研製的Cell處理器是典型的採用環網作為片上互連的多核微處理器。二維mesh結構互連網絡具有結點度高、擴展性好,控制簡單、有一定冗餘通路和易大規模實現等特點。二維mesh網絡的一種擴展的拓撲結構是二維環網，通過將2D_mesh中相距最遠的兩結點進行環接，網絡直徑更小，等分帶寬提高了一倍。典型的使用mesh互連結構的多核處理器有RAW和Tile64。多維mesh是二維mesh通過維度擴展而形成的一種具有立體結構的互連拓撲結構。該結構比二維mesh能夠容納更多的結點。在桌面處理器、嵌入式處理器等領域，一般處理器晶片集成的核數為4 8個，採用傳統的交叉開關作為片上互連網絡能夠滿足要求。在面向高性能計算的處理器領域，主流晶片中集成的處理器核心數目處於8 16個的水平，具有幾十個處理器核的眾核處理器也正在研製並逐漸市場化。當片上集成更多的處理器核時，採用傳統的總線和交叉開關作為片上互連網絡面臨很多問題。傳統總線每次通信時只有一對源和目的結點連通，不能支持多個處理器核心同時傳輸數據的需求，造成數據傳輸帶寬遠遠不能滿足要求。傳統的交叉開關如果要支持16核以上的處理器核通信，開關的設備量級會成指數增加，物理實現變得非常困難。在具有16或更多核的高性能處理器中，採用環網、二維mesh和多維mesh等是發展趨勢。綜上所述，現有技術的微處理器片上互連網絡設計與實現存在以下問題第一，不同的應用領域對處理器晶片中集成的核的數目的需求不同，因此對片上互連網絡的拓撲結構的要求不同；第二，傳統的多核處理器片上網絡設計屬於定製設計，通過專用的電路結構實現，不同的處理器研製廠商在設計各自的處理器產品時採用專用的片上互連網絡電路設計，設計難度大，周期長，可重用性不強。

發明內容
本發明要解決的技術問題是提供一種可重用性好、配置擴展簡單、能夠降低微處理器互連網絡的設計難度、縮短設計時間的用於多核微處理器片上互連網絡的網絡通信胞
J Li ο為了解決上述技術問題，本發明採用的技術方案為
一種用於多核微處理器片上互連網絡的網絡通信胞元，包含至少一個物理通道，所述物理通道包括通信接口單元和兩級流水線結構，所述通信接口單元包括接口寄存器和不超過8個雙向通信接口，所述兩級流水線結構包括用於仲裁輸入的報文微包數據請求及緩存輸入報文微包數據的仲裁站和用於將被仲裁許可的報文微包數據進行選擇輸出的數據選擇站，所述仲裁站、數據選擇站分別通過接口寄存器與雙向通信接口相連，所述仲裁站、數據選擇站之間設有用於緩存所述被仲裁選擇的報文微包數據的站間寄存器。作為上述技術方案的進一步改進
所述仲裁站包括用於緩存輸入報文微包數據請求的檢查板、用於仲裁輸入的報文微包數據請求的仲裁控制器和用於緩存輸入報文微包數據的微包數據隊列，所述檢查板通過第一 2路選擇器與接口寄存器相連，所述仲裁控制器的輸入端通過第二 2路選擇器分別與檢查板、第一 2路選擇器相連，所述仲裁控制器的輸出端通過站間寄存器分別與接口寄存器、數據選擇站相連，所述微包數據隊列的輸出端與數據選擇站相連；所述仲裁控制器在每一次仲裁後向數據選擇站發送微包選擇信號、通過站間寄存器向第一 2路選擇器發送未被許可的報文微包數據請求、通過站間寄存器向通信接口單元發送被許可報文微包數據請求的信用釋放信號、通過通信接口單元以及一個路由控制器輸出報文有效信號，所述數據選擇站則根據微包選擇信號從所述微包數據隊列中選擇緩存的報文微包數據並通過通信接口單元輸出。所述數據選擇站包括用於將被仲裁許可的報文微包數據進行選擇輸出的多路選擇器，所述多路選擇器的輸入端分別與微包數據隊列的輸出端相連，所述多路選擇器的輸出端與接口寄存器相連。所述檢查板包括依次相連的寫控制器、存儲模塊和選擇模塊，所述存儲模塊包括多個存儲單元，所述選擇模塊包括多個第一級選擇邏輯和一個第二級選擇邏輯，所述寫控制器的輸入端與第一 2路選擇器相連，所述第一級選擇邏輯的輸入端分別與多個存儲單元相連，所述第二級選擇邏輯的輸入端分別與第一級選擇邏輯以及第一 2路選擇器相連。所述存儲模塊還包括用於保存每個報文微包數據請求信息的三個存儲表，第一個存儲表用於存儲來自各個雙向通信接口的報文微包數據的有效信號以及所述仲裁控制器仲裁的方向信息；第二個存儲表用於存儲各個雙向通信接口的報文微包數據請求的請求報文長度；第三個存儲表用於存儲各個雙向通信接口的報文微包數據請求的路由場信息，所述路由控制器根據站間寄存器輸出的路由場信息控制報文有效信號輸出到對應的雙向通信接口。本發明具有下述優點
I、本發明包含通信接口單元和兩級流水線結構，設計人員只需要根據所設計微處理器的片上網絡拓撲結構進行通信胞元的配置和組合就能夠快速實現包括交叉開關、環網、二維和多維mesh等在內的多種微處理器主流片上網絡，而且該網絡能夠隨處理器核數目的增加進行擴展，具有配置擴展簡單、能夠降低微 處理器互連網絡的設計難度、縮短設計時間的優點。2、本發明的網絡通信胞元不僅可以靈活地搭建適合多種高性能微處理器片上網絡拓撲結構的片上互連網絡，而且具有良好的重用性和可擴展性，能夠適應多核處理器體系結構片上互連網絡的發展需求，具有可重用性好、應用範圍廣泛的優點，不僅適用於目前的多核處理器片上網絡，還能夠通過擴展在眾核處理器片上網絡中使用。


圖I為本發明實施例的結構示意圖。圖2為本發明實施例一個物理通道的結構示意圖。圖3為本發明實施例的接口報文格式示意圖。圖4為本發明實施例中檢查板的結構示意圖。圖5為本發明實施例檢查板中存儲模塊的存儲表結構示意圖。圖6為基於本實施例構建的8核處理器交叉開關片上互連網絡的拓撲結構示意圖。圖7為基於本實施例構建的16核處理器一維線性互連網絡的拓撲結構不意圖。圖8為基於本實施例構建的16核處理器環互連網絡的拓撲結構示意圖。圖9為基於本實施例構建的2維mesh片上互連網絡的拓撲結構示意圖。圖10為基於本實施例構建的3維mesh片上互連網絡的拓撲結構示意圖。圖例說明1、通信接口單元；11、接口寄存器；12、雙向通信接口 ；2、兩級流水線結構；21、仲裁站；211、檢查板；2111、寫控制器；2112、存儲模塊；2113、選擇模塊；2114、存儲單元；2115、第一級選擇邏輯；2116、第二級選擇邏輯；212、仲裁控制器；213、微包數據隊列；214、第一 2路選擇器；215、第二 2路選擇器；216、路由控制器；22、數據選擇站；221、多路選擇器；3、站間寄存器。
具體實施例方式如圖I和圖2所示，本實施例用於多核微處理器片上互連網絡的網絡通信胞元包含至少一個物理通道，該物理通道包括通信接口單元I和兩級流水線結構2，通信接口單元I包括接口寄存器11和不超過8個雙向通信接口 12，兩級流水線結構2包括用於仲裁輸入的報文微包數據請求及緩存輸入報文微包數據的仲裁站21和用於將被仲裁許可的報文微包數據進行選擇輸出的數據選擇站22，仲裁站21、數據選擇站22分別通過接口寄存器11與雙向通信接口 12相連，仲裁站21、數據選擇站22之間設有用於緩存被仲裁選擇的報文微包數據的站間寄存器3。如圖I所示，本實施例的網絡通信胞元具體包含4個物理通道(物理通道O 物理通道3)，每一個物理通道的通信接口單元I包括8個雙向通信接口 12 (即圖I中的接口O 接口 7)，因此4個物理通道上共32個雙向通信接口 12。當設備需要使用雙向埠時，每個物理通道最大可配置連接8個設備，最小可以配置為連接2個設備。當設備僅需要使用單向埠時，一個雙向通信接口 12可以分解為2個獨立的單向接口，每個物理通道最大可支持16個單向接口，配置連接16個設備，8個設備作為輸入設備、8個設備作為輸出設備，最小可以配置為連接2個設備，I個設備作為輸入設備、I個設備作為輸出設備。如圖2所示，雙向通信接口 12既可以充當輸入接口，用於輸入來自各接口的請求有效信號以及輸入報文微包數據，此外雙向通信接口 12又可以充當輸出接口，輸出到各接口的信用釋放信號、報文有效信號以及報文微包數據。每個雙向通信接口 12可以與處理器中的一個部件相連，例如一個二級Cache、一個Cache—致性控制器、一個IO控制器等，也可以作為一個級聯接口和另外一個網絡通信胞元互連，構建更加複雜的網絡拓撲結構。本實施例的網絡通信胞元在應用時通信埠數、物理通道數、埠數據位寬均可根據需要進行調整，網絡通信胞元是構建片上通信網絡的核心，它直接與需要進行片上通信的處理器各部件互連。有通信要求的部件一般包括處理器核、片上Cache、Cache 一致性控制器、IO控制器、片間互連控制器和存儲控制器等。所有部件的接口使用統一的通信報文格式，簡化設計的同時增強了可重用性。如圖2所示，仲裁站21包括用於緩存輸入報文微包數據請求的檢查板211、用於仲裁輸入的報文微包數據請求的仲裁控制器212和用於緩存輸入報文微包數據的微包數據隊列213，檢查板211通過第一 2路選擇器214 (MUX-A)與接口寄存器11相連，仲裁控制器212的輸入端通過第二 2路選擇器215 (MUX-B)分別與檢查板211、第一 2路選擇器214相連，仲裁控制器212的輸出端通過站間寄存器3分別與接口寄存器11、數據選擇站22相連，微包數據隊列213的輸出端與數據選擇站22相連；仲裁控制器212在每一次仲裁後向數據選擇站22發送微包選擇信號、通過站間寄存器3向第一 2路選擇器214發送未被許可的報文微包數據請求、通過站間寄存器3向通信接口單元I發送被許可報文微包數據請求的信用釋放信號、通過通信接口單元I以及一個路由控制器216 (屬於數據選擇站22)輸出報文有效信號，數據選擇站22則根據微包選擇信號從微包數據隊列213中選擇緩存的報文微包數據並通過通信接口單元I輸出。除路由控制器216以外，數據選擇站22還包括用於將被仲裁許可的報文微包數據進行選擇輸出的多路選擇器22KMUX-C)，多路選擇器221的輸入端分別與微包數據隊列213的輸出端相連，多路選擇器221的輸出端與接口寄存器11相連。由於每個時鐘周期可能存在多個雙向通信接口 12同時請求通過交叉開關的情況，因此將同一個時鐘周期內各輸入接口發出的到同一個輸出接口的多個請求稱為一個「請求組」，請求組最多包含8個請求有效信號，分別來自8個輸入接口。仲裁站21對來自各個請求源的請求所構成的「請求組」中的請求進行仲裁，仲裁控制器212按照公平輪轉的仲裁算法產生仲裁許可信號。當「請求組」內的有效信號超過I個時，由於每個時鐘周期只能有一個請求能夠獲得仲裁許可，允許發出該請求源的輸入接口的微包數據傳到輸出接口，未被許可的請求則需要在後續的時鐘周期繼續請求以獲得許可，因此一個「請求組」可能需要多次通過仲裁站21才能完全完成對組內各請求的仲裁許可。如果正在被仲裁控制器212仲裁的「請求組」中某個請求被仲裁許可，則將產生一個到產生該請求的部件的信用釋放信號，該信號首先寄存到仲裁站21與數據選擇站22的站間寄存器3，然後再作為到被許可的接口的信用釋放信號，寄存到輸入接口和仲裁站21之間的接口寄存器11，最後返回給被許可接口，作為信用釋放信號，用於釋放該部件的請求發送信用。當一個「請求組」佔用仲裁控制器212、需要多個時鐘周期內才能通過本實施例的網絡通信胞元時，來自雙向通信接口12的新的「請求組」由於仲裁控制器212忙而無法被立即進行仲裁，這些新的「請求組」被記錄到檢查板211中以避免丟失，等待仲裁控制器212之後按照仲裁算法進行調度。當檢查板211為空時，新的「請求組」可以通過第一 2路選擇器214和第二 2路選擇器215之間的檢查板旁路直接被仲裁控制器212進行仲裁。對於從輸入接口到仲裁站21的來自各接口的輸入報文微包數據，仲裁站21不做任何處理，直接送入微包數據隊列213。本實施例的雙向通信接口 12為基於信用機制的通信接口，檢查板211的深度能夠根據輸入接口的數目和每個輸入接口發送微包的信用值進行配置。在數據選擇站22，輸出報文有效信號和微包選擇信號由來自仲裁站21的仲裁結果產生。輸出報文有效信號在路由控制器216的控制下，經過接口寄存器11寄存後發送給輸出接口中某個接收設備或者級聯的網絡通信 胞元。微包選擇信號用於控制微包選擇器(MUX-C)，選擇從微包數據隊列213輸出的多個報文微包數據，輸出的微包經過接口寄存器11寄存後，發送給輸出接口中某個接收設備或者級聯的網絡通信胞元。如圖3所示，網絡通信胞元的一個完整的接口報文由一個報文頭微包和N個報文數據微包組成，報文數據微包的位寬(PKG_WIDTH)可根據通信埠數據位寬進行配置，其中第WIDTH-I位表示微包數據是否有不可糾錯(E)。報文頭微包中至少保存兩項內容報文的長度(PKG_LEN)信息和報文在片上網絡中傳輸的路由信息。PKG_LEN為報文中所包含的微包數即N+1，其中N可根據報文攜帶的數據的大小進行配置。每個微包攜帶3位的控制信息微包有效信號(V)、微包頭標識(H)和微包尾(T)標識，分別表示微包是否有效、是否是報文頭微包和報文尾微包，報文有效信號在微包有效信號和微包頭標識同時有效時被置為有效。如圖4所示，檢查板211包括依次相連的寫控制器2111、存儲模塊2112和選擇模塊2113，存儲模塊2112包括多個存儲單元2114，選擇模塊2113包括多個第一級選擇邏輯2115和一個第二級選擇邏輯2116，寫控制器2111的輸入端與第一 2路選擇器214相連，第一級選擇邏輯2115的輸入端分別與多個存儲單元2114相連，第二級選擇邏輯2116的輸入端分別與第一級選擇邏輯2115以及第一 2路選擇器214相連。存儲模塊2112中每一個存儲單元2114的輸入來自檢查板211的輸入，每一個存儲單元2114的輸出與第一級選擇邏輯2115相連。所有第一級選擇邏輯2115總的輸入埠數與所有存儲單元2114總的輸出埠數相同，第一級選擇邏輯2115的每一個輸入端與存儲單元2114對應的一個輸出端相連。第二級選擇邏輯2116除了包含一個用於連接檢查板旁路信息的輸入端，剩餘的每一個輸入端均與一個對應的第一級選擇邏輯2115的輸出端相連，第二級選擇邏輯2116的輸出作為檢查板211的輸出。本實施例的選擇模塊2113採用兩級選擇邏輯電路實現，能夠降低選擇地址的負載、提高讀取檢查板211的速度。第一級選擇邏輯2115使用第一級選擇地址，第一級選擇出的結果信號再通過第二級選擇邏輯2116進行選擇，使用第二級選擇地址和旁路使能信號進行選擇。旁路使能信號有效時第二級選擇邏輯2116選擇檢查板旁路輸入作為輸出。本實施例的多個存儲單元2114構成深度為8的存儲陣列，檢查板211則由多個深度最大為8的存儲陣列構成，第一級選擇邏輯2115最多同時選擇8路信號。第二級選擇邏輯2116的路數配置為8，其中I路用於旁路，剩餘的7路用於7個第一級選擇邏輯215的輸出，因此檢查板211的深度最大支持56 (7路*8深度/路=56)深度。讀地址(Read Address,簡稱RA)的低三位用於第一級選擇地址，最高位為RAmax-I,寫地址(WriteAddress,簡稱WA)最高位為WAmax-I, RAmax和WAmax均根據檢查板的實際深度配置。寫控制器2111負責根據寫地址將輸入內容寫入到檢查板211的對應項中。如圖5所示，存儲模塊2112包括用於保存每個報文微包數據請求信息的三個存儲表，第一個存儲表用於存儲來自各個雙向通信接口 12的報文微包數據的有效信號以及仲裁控制器212仲裁的方向信息；第二個存儲表用於存儲各個雙向通信接口 12的報文微包數據請求的請求報文長度；第三個存儲表用於存儲各個雙向通信接口 12的報文微包數據請求的路由場信息，路由控制器216根據站間寄存器3輸出的路由場信息控制報文有效信號 輸出到對應的雙向通信接口 12。本實施例中第一存儲表被命名為VD表、第二存儲表被命名為PL表、第三存儲表被命名為RI表。三個存儲表中每一項對應一個「請求組」的相關信息VD表保存每個等待仲裁的「請求組」的請求有效信號(valid，簡稱V)和仲裁方向信息(dir), VD表每個表項中最多可保存8個請求源的請求有效信號(vO v7)，另外還保存了仲裁方向信號dir，該信息為I時仲裁控制器按照從vO到v7的優先級次序依次產生仲裁許可信號，為O時按照從v7到vO的優先級次序依次產生仲裁許可信號，dir信號隨機產生O或者1，保證每個請求源具有公平的機會；PL表保存每個請求源的請求報文長度(len)，PL表每個表項保存最多8個請求源發送報文的長度信息，該信息用於控制一個完整報文的所有微包能夠不被打斷地通過仲裁器；RI表保存每個請求源的路由信息(rt)，RI表每個表項保存最多8個請求源發送報文的路由場信息，每一個請求源的路由場信息佔用3位，路由控制器使用路由場信息將微包發往正確的目的地。在利用本實施例的網絡通信胞元構建具體的片上互連網絡時，具體可根據微處理器片上核心數目選定合適的片上互連網絡拓撲結構，根據網絡帶寬需求及傳輸協議特點確定通信胞元的配置信息和連接方式，具體包括對所要使用的通信胞元的數目、通道數目、接口數目、接口位寬、接口數據傳輸方向等進行配置，規劃通信胞元的級聯方式和在晶片上的物理布局及布線方法等。隨著處理器片上核心數目的增加，片上互連網絡進一步擴展為採用二維以及三維mesh的片上互連網絡拓撲結構，並仍可以進一步擴展。圖6 圖10為使用本實施例的通信胞元構建各種拓撲結構的片上互連網絡的實例。如圖6所示，在通過本實施例的網絡通信胞元構建8核處理器交叉開關片上互連網絡的實例中8核處理器晶片中集成了 8個處理器核心，通過片上互連網絡共享片上二級Cache(L2 Cache)。二級Cache分為8個獨立的體L2CacheO L2Cache7。使用具有兩個物理通道的網絡通信胞元可實現所需互連網絡。物理通道O用於實現從處理器核心O 7到L2CacheO 7的數據通信，物理通道I用於實現從L2CacheO 7到處理器核心O 7到的數據通信。通信胞元的8個雙向通信接口 12 (接口 O 接口 7)可以配置成兩個單向接口，總共可以擴展出16個單向接口。每個物理通道具有8個單向輸入接口和8個單向輸出接口，利用通信胞元中8個雙向通信接口 12 (接口 O 接口 7)實現。所有的處理器核心到L2Cache體的通信報文使用物理通道O，所有的L2Cache體到處理器核心的通信報文使用物理通道I。例如處理器核心O的輸出連接物理通道O的接口 O的輸入接口，L2CacheO的輸入連接物理通道O的接口 O的輸出接口，處理器核心I的輸出連接物理通道O的接口I的輸入接口，L2Cachel的輸入連接物理通道O的接口 I的輸出接口，以此類推。如圖7所示，在通過本實施例的網絡通信胞元構建16核處理器一維線性互連網絡的實例中16個處理器核每4個構成一個處理簇，每個處理簇包含一個網絡通信胞元，實現處理器核心、Cache —致性控制器以及其它功能部件如片外互連控制器或IO控制器等之間的數據通信。三級Cache (L3Cache)分為四個體(L3CacheO L3Cache3)，分別與四個一致性控制器相連。每個網絡通信胞元配置為使用7個雙向接口，配置使用4個物理通道分別傳送請求、響應、監聽和應答四類Cache —致性報文,實現基於目錄的Cache —致性協議。4個網絡通信胞元(網絡通信胞元O 網絡通信胞元3)使用接口 5和接口 6進行級聯，實現所有處理器核心與所有L3Cache體之間的數據通信。
如圖8所示，在通過本實施例的網絡通信胞元構建16核處理器環互連網絡的實例 中L3Cache集中到晶片中間位置。每個網絡通信胞元配置為8個雙向通信接口 12(接口O 接口 7)，配置使用4個物理通道，實現基於目錄的Cache—致性協議。4個網絡通信胞元(網絡通信胞元O 網絡通信胞元3)使用接口 5和接口 7進行級聯，構成環網通信網絡。如圖9所示，在通過本實施例的網絡通信胞元構建2維mesh片上互連網絡的實例中2維mesh片上互連網絡共有27個處理器核，9個存儲器單元。2維mesh片上互連網絡的每一個處理簇包含一個本實施例的網絡通信胞元(網絡通信胞元O 網絡通信胞元8)、三個處理器核和一個存儲器單元。網絡通信胞元根據位置的不同配置為使用6 8個雙向通信接口 12，最多可配置使用4個物理通道，該互連結構可以根據處理簇數目的增加線性擴展，從而能夠構建更大規模的2維mesh片上互連網絡。如圖10所示，在通過本實施例的網絡通信胞元構建3維mesh片上互連網絡的實例中對於具有更多處理器核心的眾核處理器，通過本實施例的網絡通信胞元的多維擴展可以實現3維堆疊片上互連網絡。如圖所示，每個處理簇包含一個本實施例的網絡通信胞元，I 2個處理器核和一個存儲器單元。網絡通信胞元根據所處的位置配置為6 8個雙向通信接口 12。對於位於邊角的處理簇，3個雙向通信接口 12用於通信胞元的互連；對於位於邊稜的處理簇，4個雙向通信接口 12用於通信胞元的互連；對於位於面上的處理簇，5個雙向通信接口 12用於通信胞元的互連；對於位於內部的處理簇，6個雙向通信接口 12用於通信胞元的互連。對於具有更多核的眾核處理器晶片，3維堆疊的互連網絡系統可以在三個維度上同時擴展，通過網絡通信胞元的級聯，能夠方便地構建更大規模的片上網絡及處理器系統。以上所述僅是本發明的優選實施方式，本發明的保護範圍並不僅局限於上述實施例，凡屬於本發明思路下的技術方案均屬於本發明的保護範圍。應當指出，對於本技術領域的普通技術人員來說，在不脫離本發明原理前提下的若干改進和潤飾，這些改進和潤飾也應視為本發明的保護範圍。
權利要求
1.一種用於多核微處理器片上互連網絡的網絡通信胞元，其特徵在於包含至少一個物理通道，所述物理通道包括通信接口單元(I)和兩級流水線結構(2)，所述通信接口單元(I)包括接口寄存器(11)和不超過8個雙向通信接口( 12 )，所述兩級流水線結構(2 )包括用於仲裁輸入的報文微包數據請求及緩存輸入報文微包數據的仲裁站(21)和用於將被仲裁許可的報文微包數據進行選擇輸出的數據選擇站(22)，所述仲裁站(21)、數據選擇站(22)分別通過接口寄存器(11)與雙向通信接口(12)相連，所述仲裁站(21)、數據選擇站(22)之間設有用於緩存所述被仲裁選擇的報文微包數據的站間寄存器(3 )。
2.根據權利要求I所述的用於多核微處理器片上互連網絡的網絡通信胞元，其特徵在於所述仲裁站(21)包括用於緩存輸入報文微包數據請求的檢查板(211)、用於仲裁輸入的報文微包數據請求的仲裁控制器(212)和用於緩存輸入報文微包數據的微包數據隊列(213)，所述檢查板(211)通過第一 2路選擇器(214)與接口寄存器(11)相連，所述仲裁控制器(212)的輸入端通過第二 2路選擇器(215)分別與檢查板(211)、第一 2路選擇器(214)相連，所述仲裁控制器(212)的輸出端通過站間寄存器(3)分別與接口寄存器(11)、數據選擇站(22)相連，所述微包數據隊列(213)的輸出端與數據選擇站(22)相連；所述仲裁控制器(212)在每一次仲裁後向數據選擇站(22)發送微包選擇信號、通過站間寄存器(3)向第一 2路選擇器(214)發送未被許可的報文微包數據請求、通過站間寄存器(3)向通信接口單元(I)發送被許可報文微包數據請求的信用釋放信號、通過通信接口單元(I)以及一個路由控制器(216)輸出報文有效信號，所述數據選擇站(22)則根據微包選擇信號從所述微包數據隊列(213)中選擇緩存的報文微包數據並通過通信接口單元(I)輸出。
3.根據權利要求2所述的用於多核微處理器片上互連網絡的網絡通信胞元，其特徵在於所述數據選擇站(22)包括用於將被仲裁許可的報文微包數據進行選擇輸出的多路選擇器(221)，所述多路選擇器(221)的輸入端分別與微包數據隊列(213)的輸出端相連，所述多路選擇器(221)的輸出端與接口寄存器(11)相連。
4.根據權利要求3所述的用於多核微處理器片上互連網絡的網絡通信胞元，其特徵在於所述檢查板(211)包括依次相連的寫控制器(2111)、存儲模塊(2112)和選擇模塊(2113)，所述存儲模塊(2112)包括多個存儲單元(2114)，所述選擇模塊(2113)包括多個第一級選擇邏輯(2115)和一個第二級選擇邏輯(2116)，所述寫控制器(2111)的輸入端與第一 2路選擇器(214)相連，所述第一級選擇邏輯(2115)的輸入端分別與多個存儲單元(2114)相連，所述第二級選擇邏輯(2116)的輸入端分別與第一級選擇邏輯(2115)以及第一 2路選擇器(214)相連。
5.根據權利要求4所述的用於多核微處理器片上互連網絡的網絡通信胞元，其特徵在於所述存儲模塊(2112)還包括用於保存每個報文微包數據請求信息的三個存儲表，第一個存儲表用於存儲來自各個雙向通信接口(12)的報文微包數據的有效信號以及所述仲裁控制器(212)仲裁的方向信息；第二個存儲表用於存儲各個雙向通信接口(12)的報文微包數據請求的請求報文長度；第三個存儲表用於存儲各個雙向通信接口(12)的報文微包數據請求的路由場信息，所述路由控制器(216)根據站間寄存器(3)輸出的路由場信息控制報文有效信號輸出到對應的雙向通信接口(12)。
全文摘要
本發明公開了一種用於多核微處理器片上互連網絡的網絡通信胞元，包含至少一個物理通道，該物理通道包括通信接口單元和兩級流水線結構，通信接口單元包括接口寄存器和不超過8個雙向通信接口，兩級流水線結構包括用於仲裁輸入的報文微包數據請求及緩存輸入報文微包數據的仲裁站和用於將被仲裁許可的報文微包數據進行選擇輸出的數據選擇站，仲裁站、數據選擇站分別通過接口寄存器與雙向通信接口相連，仲裁站、數據選擇站之間設有用於緩存被仲裁選擇的報文微包數據的站間寄存器。本發明具有可重用性好、配置擴展簡單、能夠降低微處理器互連網絡的設計難度、縮短設計時間、應用範圍廣的優點。
文檔編號G06F15/173GK102866980SQ201210271049
公開日2013年1月9日 申請日期2012年7月31日 優先權日2012年7月31日
發明者周宏偉, 鄧讓鈺, 晏小波, 李永進, 衣曉飛, 張英, 竇強, 曾坤, 謝倫國, 孫彩霞 申請人:中國人民解放軍國防科學技術大學