閘流管隨機存取存儲器裝置及方法
2023-10-07 02:20:14
閘流管隨機存取存儲器裝置及方法
【專利摘要】本發明涉及閘流管隨機存取存儲器裝置及方法。本發明展示存儲器裝置及製作存儲器裝置的方法。所展示的方法及配置提供經摺疊及垂直存儲器裝置以實現增加的存儲器密度。所提供的方法減少對例如深摻雜劑植入的製造方法的需要。
【專利說明】閘流管隨機存取存儲器裝置及方法
[0001]分案申請的相關信息
[0002]本案是分案申請。該分案的母案是申請日為2011年6月28日、申請號為201180036064.1、發明名稱為「閘流管隨機存取存儲器裝置及方法」的發明專利申請案。
[0003]優先權申請
[0004]本專利申請案主張2010年6月29日提出申請的第12/826，323號美國申請案的優先權權益，所述美國申請案以引用的方式併入本文中。
【技術領域】
[0005]本發明涉及存儲器裝置及製作存儲器裝置的方法。
【背景技術】
[0006]閘流管隨機存取存儲器(TRAM)提供不需要存儲電容器來存儲存儲器狀態的存儲器結構。然而，裝置配置至今使用相當大量的表面積。需要裝置配置的改善以進一步改善存儲器密度。另外，期望使用可靠且有效的製造方法來形成裝置。
【發明內容】
[0007]本發明的一個實施例涉及一種方法，其包括:在第一類型半導體部分中形成溝道以形成「U」形部分；在所述溝道內形成電介質材料；在所述電介質材料上方形成控制線；將第二類型摻雜劑植入到所述「U」形部分的兩個頂部部分中以形成一對經植入區；及在所述經植入區中的一者上方形成上部第一類型半導體部分。
[0008]本發明的另一實施例涉及一種方法，其包括:在第一類型半導體部分下面形成通過電介質材料與其分離的導體區；在所述第一類型半導體部分中形成溝道以形成「U」形部分；在所述溝道內形成電介質材料；在所述電介質材料上方形成控制線；將第二類型摻雜劑植入到所述「U」形部分的兩個頂部部分中以形成一對經植入區；及在所述經植入區中的一者上方形成上部第一類型半導體部分。
[0009]本發明的又一實施例涉及一種方法，其包括:在第一襯底上形成兩個垂直耦合的P-N結；在所述兩個垂直耦合的P-N結上方形成導體區；翻轉所述第一襯底，並將所述導體區接合到第二襯底的電介質材料；在所述第一襯底的一部分的背側上形成第三垂直耦合的P-N結；在所述垂直耦合的P-N結中的兩者之間形成控制線；由所述導體區的一部分形成掩埋式傳輸線；及在所述第三垂直耦合的P-N結的頂部上形成第二傳輸線。
[0010]本發明的又一實施例涉及一種方法，其包括:形成交替導電類型半導體材料的垂直堆疊，其包含:在第一襯底上形成兩個垂直耦合的P-N結；在所述兩個垂直耦合的P-N結上方形成導體區；翻轉所述第一襯底，並將所述導體區接合到第二襯底的電介質材料；在所述第一襯底的一部分的背側上形成第三垂直耦合的P-N結；在所述垂直堆疊中形成溝槽以形成交替導電類型半導體材料的垂直柱陣列；及在兩個鄰近柱之間的溝槽中形成通過電介質材料與溝道區分離的至少一個控制線。
[0011]本發明的又一實施例涉及一種半導體存儲器裝置，其包括:存儲器單元陣列，每一存儲器單元包括經摺疊第一導電類型半導體區，每一經摺疊區具有兩個面向上的端；一對第二導電類型半導體區，其耦合到所述面向上的端；控制線，其在所述經摺疊區內所述兩個面向上的端之間；第一導電類型半導體帽，其在所述第二導電類型半導體區中的一者上；及第一傳輸線，其耦合到另一第二導電類型半導體區。
【專利附圖】
【附圖說明】
[0012]圖1展示根據本發明的實施例的實例性方法的流程圖。
[0013]圖2A展示根據本發明的實施例的半導體存儲器裝置。
[0014]圖2B展示根據本發明的實施例的若干個半導體存儲器裝置。
[0015]圖3A展示根據本發明的實施例的存儲器裝置的示意性配置。
[0016]圖3B展示根據本發明的實施例的存儲器裝置的另一示意性配置。
[0017]圖3C展示根據本發明的實施例的存儲器裝置的另一示意性配置。
[0018]圖4展示根據本發明的實施例的半導體存儲器裝置。
[0019]圖5A展示根據本發明的實施例的形成存儲器裝置中的製造階段。
[0020]圖5B展示根據本發明的實施例的形成存儲器裝置中的另一製造階段。
[0021]圖5C展示根據本發明的實施例的形成存儲器裝置的另一製造階段。
[0022]圖6展示根據本發明的實施例的形成存儲器裝置中的製造階段。
[0023]圖7展示根據本發明的實施例的半導體存儲器裝置的實例性控制線配置。
[0024]圖8展示根據本發明的實施例的半導體存儲器裝置的另一實例性配置。
[0025]圖9展示根據本發明的實施例的半導體存儲器裝置的另一實例性配置。
[0026]圖10展示根據本發明的實施例的半導體存儲器裝置的另一實例性配置。
[0027]圖11展示根據本發明的實施例的半導體存儲器裝置的另一實例性配置。
【具體實施方式】
[0028]在本發明的以下詳細描述中，參考形成本發明的一部分且其中以圖解說明方式展示可實踐本發明的特定實施例的附圖。足夠詳細地描述這些實施例以使所屬領域的技術人員能夠實踐本發明。可利用其它實施例且可做出化學、結構、邏輯、電改變等。
[0029]在以下描述中所使用的術語「晶片」及「襯底」包括具有藉助其形成裝置或集成電路(IC)結構的經暴露表面的任何結構。術語「襯底」應理解為包括半導體晶片。術語「襯底」還用於指代在處理期間的半導體結構且可包括已製作於其上的例如絕緣體上矽(SOI)等其它層。晶片及襯底兩者均包括經摻雜及未經摻雜的半導體、由基底半導體或絕緣體支撐的外延半導體層以及所屬領域的技術人員眾所周知的其它半導體結構。術語「導體」應理解為包括半導體，且術語「絕緣體」或「電介質」經界定為包括導電性低於稱作導體的材料的任何材料。
[0030]本申請案中所使用的術語「水平」經界定為平行於晶片或襯底的常規平面或表面的平面，而不管所述晶片或襯底的定向如何。術語「垂直」指代垂直於如上文所界定的水平的方向。關於常規平面或表面在晶片或襯底的頂表面上而界定例如「在...上」、「側」(如在「側壁」中)、「高於」、「低於」、「在...上方」及「在...下方」的介詞，而不管所述晶片或襯底的定向如何。因此，以下詳細描述不應視為具有限制意義，且本發明的範圍僅由所附權利要求書連同授予此權利要求書的等效內容的全部範圍加以界定。
[0031]期望提供可按對高存儲器密度的增加的需求縮放的存儲器單元。還期望此些方法生產高效且成本低廉。
[0032]圖1展示根據本發明的實施例的形成存儲器單元的實例性方法。在後續各圖中展示且在下文更詳細地描述使用此方法及其它方法形成的特定單元配置。在操作10中，在第一類型半導體部分中形成溝道以形成「U」形部分。在操作20中，在所述溝道內形成電介質材料，且在操作30中，在所述電介質材料上方形成控制線。在操作30中，將第二類型半導體植入到所述「U」形部分的頂部部分中以形成一對經植入區。操作50敘述在所述經植入區中的一者上方形成上部第一類型半導體部分。
[0033]根據本發明的實施例的植入並不需要深植入。植入操作進入到襯底中越深，則對結晶半導體晶格造成損壞的機會越大。因此，較深植入區可不像具有較少晶格損壞的淺植入區那樣有效地操作。淺植入通常還更易於產生。
[0034]在一個實例中，第一類型摻雜劑為P且第二類型摻雜劑為N。其它配置包括第一類型摻雜劑為N型且第二類型摻雜劑為P型。在一個實例中，形成為「U」形部分的第一類型半導體部分為P型半導體。在一個實例中，P型半導體為絕緣體上矽襯底的頂部部分。在一個實例中，第一類型半導體部分為天然摻雜部分。當使用襯底的天然P摻雜部分時，可獲得未損壞的結晶晶格，此可提供比經植入半導體部分更好的性能。本發明中所描述的方法用於在無深植入步驟的情況下形成裝置。這些裝置更易於形成，且由於來自深摻雜劑植入的較低量的晶格損壞而更可靠。
[0035]圖2A展示根據本發明的實施例的實例性存儲器裝置100。裝置100包括閘流管存儲器裝置。與其它存儲器裝置相比，閘流管裝置具有小的物理大小。本文中所描述的閘流管裝置的實施例並不需要存儲電容器來存儲存儲器狀態，此允許極小個別存儲器單元尺寸。此允許存儲器陣列中的較高存儲器密度。
[0036]圖2A中的閘流管配置包括串聯耦合的第一 P-N結130、第二 P-N結132及第三P-N結134。展示控制線116在所述P-N結中的兩者之間。在操作中，當由控制線116激活時，信號從第一傳輸線122行進穿過所述系列的P-N結且向外行進到第二傳輸線126。
[0037]在一個實例中，在P型半導體部分中形成溝道以形成「U」形半導體部分110。將N型摻雜劑植入到「U」形部分110的頂部部分的經暴露表面中以形成第一 N區112及第二 N區114。在一個實例中，第一 N區112經輕摻雜且第二 N區114經重摻雜(N+)。由於第一 N區112及第二 N區114兩者均形成於P型半導體部分110的表面上，因此在後續沉積過程之前無需深植入操作。
[0038]展示電介質材料118將控制線116與「U」形P型半導體部分110分離。通過將控制線116放置於「U」形P型半導體部分110的溝道內，有大的表面積鄰近於控制線116。相比於其中控制線僅鄰近於半導體區的一個側表面的配置，此提供對「U」形P型半導體部分110的激活的增加的控制。
[0039]接著在第一 N區112上方形成上部第一類型半導體部分121。在所展示的實例中，上部第一類型半導體部分121包括植入於第一 N區112中的輕摻雜P型區。此製造方法允許對上部第一類型半導體部分121進行表面植入，且相比於深植入減小了對晶格的損壞。
[0040]在一個實例中，在上部第一類型半導體部分121上方形成重摻雜P+部分120。在一個實例中，重摻雜P+部分120包括P+多晶矽的物理沉積。展示第一傳輸線122形成於第二 N區114上方且展示第二傳輸線126形成於重摻雜P+部分120上方。在一個實例中，第一傳輸線122及第二傳輸線126彼此大致正交且形成行及列存儲器布局，如在後續實例中更詳細地展示。
[0041]圖2B展示存儲器陣列200的一部分中的來自圖2A的多個存儲器裝置100。圖2B展示為襯底的一部分的基底氧化物材料102。在圖2B的實例中，圖案化並蝕刻SOI襯底的半導體材料，從而留下用於形成「U」形P型半導體部分110以及第一 N區112及第二 N區114的半導體材料。展示電介質部分104形成於由所述SOI襯底形成的半導體結構周圍。
[0042]在圖2B的實例中，第一傳輸線122包括使用氮化物帽124電隔離的金屬導體123。圖2B還圖解說明經配置為連續結構的重摻雜P+部分120，所述連續結構沿第二傳輸線126的長度接觸傳輸線126。在一個實例中，重摻雜P+部分120的連續性有助於為第二傳輸線126提供傳導路徑且改善存儲器陣列200的性能。在一個實例中，第二傳輸線126由金屬或導電金屬化合物形成，且充當重摻雜P+部分120上方的金屬帽以增強第二傳輸線126中的傳導。
[0043]在實例性存儲器陣列200中，鄰近存儲器裝置100共享共用第一傳輸線122。在圖3A到3C中進一步展示存儲器陣列200的實例性配置。
[0044]圖3A展示類似於來自圖2B的陣列200的存儲器陣列的示意圖。圖3A展示共享共用傳輸線320的第一存儲器裝置310及第二鄰近存儲器裝置312。類似地，圖3B展示共享共用傳輸線322的第一存儲器裝置310及第二鄰近存儲器裝置312。在圖3B中，共用傳輸線322選路到陣列的通往感測電路330的一側。展示第二共用傳輸線324選路到陣列的通往感測電路332的相對側。展示圖3B的配置使共用傳輸線在所述陣列的相對側之間交替。此配置為所述陣列的各側上的電路提供更多空間，因為每一側僅需與所述陣列中的一半存儲器單元介接。
[0045]圖3C展示類似於圖3B的交替布置的傳輸線326及328的交替布置。然而，在圖3C中，傳輸線326及328並不在鄰近存儲器單元310與312之間加以共享。
[0046]圖4展示根據本發明的實施例的存儲器裝置400。類似於圖2A的存儲器裝置100，存儲器裝置400包括閘流管裝置，所述閘流管裝置具有串聯耦合的第一 P-N結430、第二P-N結432及第三P-N結434。展示控制線416在所述P-N結中的兩者之間，其中電介質材料將控制線416與鄰近半導體本體分離。
[0047]在圖4中，在P型半導體部分中形成溝道以形成「U」形半導體部分410。將N型摻雜劑植入到所述「U」形部分的頂部部分的經暴露表面中以形成第一 N區412及第二 N區414。在一個實例中，第一 N區412經輕摻雜且第二 N區414經重摻雜(N+)。由於第一 N區412及第二 N區414兩者均形成於P型半導體部分410的表面上，因此無需深植入操作。
[0048]類似於存儲器裝置100，通過將控制線416放置於「U」形P型半導體部分410的溝道內，有大的表面積鄰近於控制線416。相比於其中控制線僅鄰近於半導體區的一個側表面的配置，此提供對「U」形P型半導體部分410的激活的增加的控制。
[0049]接著在第一 N區412上方形成上部第一類型半導體部分420。在一個實例中，重摻雜P+部分420包括P+多晶矽的物理沉積。展示第一傳輸線422形成於第二 N區414上方且展示第二傳輸線426形成於重摻雜P+部分420上方。在一個實例中，第一傳輸線422及第二傳輸線426彼此大致正交且形成行及列存儲器布局。
[0050]圖4進一步圖解說明由導體區形成的背柵極440。導體區的實例包括金屬區，例如鈦或鎢或其合金。背柵極440通過電介質材料442與「U」形P型半導體部分410分離。圖4的實例性存儲器裝置400作為閘流管存儲器單元與浮體單元之間的混合體操作。在操作中，使用背柵極440來促進存儲器裝置400下面的電荷存儲。
[0051]在一個實施例中，在背柵極440與襯底的基底氧化物材料402之間進一步包括非晶矽材料444。包含非晶矽材料444包括於選定實施例中，且在存儲器裝置400的製作中為有用的。
[0052]圖5A到5C展示用於製成來自圖4的存儲器裝置400的材料堆疊590的製作中的步驟。在圖5A中,在第一塊體半導體558上方形成電介質材料552。在一個實例中,第一塊體半導體558包括塊體P型摻雜矽。接著在電介質材料552上方形成導體區554。接著在導體區554上方形成接合材料556以形成第一分層襯底550。在一個實例中，接合材料556包括非晶矽材料，然而本發明並不限於此。取決於如下文所論述的第二襯底的選擇，還可使用其它半導體層或非非晶層(non amorphous layer)來進行接合。
[0053]圖5B展示第二襯底500。在一個實例中，第二襯底500包括具有電介質材料504的塊體娃襯底502。在一個實例中，電介質材料504包括通過使塊體娃502氧化而形成的氧化矽。受益於本發明的所屬領域的技術人員將認識到其它電介質配置及襯底也為可能的。
[0054]圖5C展示來自圖5A的經翻轉的第一分層襯底550，且接合材料556接合到第二襯底500的電介質材料504。在一個實例中，如圖5A中所圖解說明，使用標記材料560來將塊體P型摻雜矽558配置為圖5C中所展示的配置。在一個實例中，在塊體P型摻雜矽558中的所要深度處放置氫植入物作為標記材料560以界定後續存儲器裝置製作的厚度。在翻轉第一分層襯底550且將其接合到第二襯底500之後，薄化背側塊體P型摻雜矽558直到檢測到標記材料560為止。雖然作為實例來描述氫植入物標記，但受益於本發明的所屬領域的技術人員將認識到將電介質材料552及導體區554與塊體P型摻雜矽558分離的其它技術也在本發明的範圍內。舉例來說，其它技術可不使用標記材料。將電介質材料552及導體區554與塊體P型摻雜矽558分離的其它實例可包括切割，而無需薄化過程。
[0055]一旦形成材料堆疊590，便可如上文所描述處理塊體P型摻雜矽558以形成例如來自圖4的存儲器裝置400的存儲器裝置。如圖5A到5C中所描述，單獨地處理兩個襯底且將其接合簡化了例如來自圖4的背柵極440的掩埋式結構的形成。在單個襯底上進行處理的其它方法可涉及例如深溝槽沉積或植入的更複雜的操作。如圖5A到5C中所展示的方法簡化裝置製作且提供例如背柵極440及電介質材料552的更可靠的掩埋式結構。
[0056]圖6描述根據本發明的實施例的用於形成存儲器裝置的材料堆疊600。在一個實例中，類似於圖5A到5C中所描述的實施例，材料堆疊600由經接合的兩個襯底形成。在一個實例中，植入包括P型塊體半導體620的第一襯底650以形成N型區618。接著在N型區618上方形成P+區616。在一個實例中，將P+區616物理沉積於經植入N型區618上方。在其它實施例中，將P+區616進一步植入到經植入N型區618中。接著將導體區614沉積於P+區616上方，且在導體區614上方形成接合材料612。接著在界面602處將第一襯底650接合到第二襯底610。在一個實例中，第二襯底610包括在塊體矽襯底上方的氧化矽材料，但本發明並不限於此。可接著使用材料堆疊600來製作存儲器裝置，例如下文所描述的那些存儲器裝置。
[0057]圖7描述根據本發明的實施例的存儲器裝置700，其由來自圖6的材料堆疊600形成。展示第一 P-N結710、第二 P-N結712及第三P-N結714串聯耦合。相比於圖1的存儲器裝置100中所展示的耦合(其使用「U」形部分來摺疊存儲器裝置100)，圖7的第一 P-N結710、第二 P-N結712及第三P-N結714垂直耦合。如在圖7中，垂直耦合所述三個P-N結提供減小的區域佔用面積，因此實現較高存儲器陣列密度。
[0058]在存儲器裝置700中，第一 P-N結710及第二 P-N結712由材料堆疊600形成。在一個實例中，通過在材料堆疊600上方植入區720來形成第三P-N結714。雖然使用植入來形成區720，但替代實施例可使用物理材料沉積或其它適合的方法。
[0059]展示控制線730橫向形成於鄰近存儲器裝置之間且垂直形成於垂直耦合的P-N結中的兩者之間。電介質材料716將控制線730與存儲器裝置700中的交替半導體材料的垂直堆疊分離。展示由材料堆疊600的導體區614形成的掩埋式傳輸線732。掩埋式傳輸線732提供存儲器陣列中的空間節省及增加的存儲器密度。展示第二傳輸線734耦合到區720的頂部。在操作中，控制線730激活存儲器裝置700，且檢測到從一個傳輸線垂直流動穿過裝置700且進入到另一傳輸線中的信號。
[0060]圖8展示根據本發明的實施例的存儲器裝置800。在一個實施例中，存儲器裝置800由例如來自圖6的材料堆疊600的材料堆疊形成。存儲器裝置800包括形成於鄰近存儲器裝置之間的溝槽中的一對控制線810及812。展示隔離溝槽820分離所述對控制線810及812。在圖8的實例中，隔離溝槽820在交替導電類型半導體材料的垂直柱802之間分離N區801。使重摻雜(P+)區803沿與掩埋式傳輸線804平行的線至少部分地連續。在一個實施例中，重摻雜(P+)區803輔助沿掩埋式傳輸線804的傳導。
[0061]圖9展示根據本發明的實施例的存儲器裝置900。類似於圖8的存儲器裝置800，存儲器裝置900包括形成於鄰近存儲器裝置之間的溝槽中的一對控制線910及912。展示隔離區920分離交替導電類型半導體材料的垂直柱902。圖9的配置完全分離鄰近N區901及重摻雜(P+)區904。
[0062]圖10展示根據本發明的實施例的存儲器裝置1000。類似於上文所描述的存儲器裝置，存儲器裝置1000包括形成於鄰近存儲器裝置之間的溝槽中的一對控制線1010及1012。展示隔離區1020分離交替導電類型半導體材料的垂直柱1002。使重摻雜(P+)區1003沿與掩埋式傳輸線1004平行的線至少部分地連續。在一個實施例中，重摻雜(P+)區1003輔助沿掩埋式傳輸線1004的傳導。相比於圖8的存儲器裝置800，圖10的隔離區1020回蝕N區1001以進一步隔離垂直柱1002且移除N區1001的鄰近於控制線1010及1012的部分。
[0063]圖11展示根據本發明的實施例的存儲器裝置1100。類似於上文所描述的存儲器裝置，存儲器裝置1100包括形成於鄰近存儲器裝置之間的溝槽中的一對控制線1110及1112。展示隔離區1120分離交替導電類型半導體材料1102的垂直柱。使重摻雜(P+)區1103沿與掩埋式傳輸線1104平行的線至少部分地連續。在一個實施例中，重摻雜(P+)區1103輔助沿掩埋式傳輸線1104的傳導。類似於圖10的存儲器裝置1000，圖11的隔離區1120回蝕N區1101以進一步隔離垂直柱1102且移除N區1101的鄰近於控制線1110及1112的部分。另外，存儲器裝置1100提供控制線1110及1112在N區1101的一部分上向下延伸的重疊距離1114。
[0064]儘管描述了本發明的若干個實施例，但以上列表並不既定為窮盡性的。雖然本文中已圖解說明及描述了特定實施例，但所屬領域的技術人員將了解，旨在實現相同目的的任何布置均可替代所展示的特定實施例。本申請案打算涵蓋本發明的任何修改或變化。應理解，以上描述既定為說明性而非限制性。研究以上描述後，所屬領域的技術人員將即刻明了以上實施例的組合及其它實施例。
【權利要求】
1.一種閘流管存儲器裝置，其包含: 存儲器單元陣列，每一存儲器單元包括經摺疊第一導電類型半導體溝道，每一經摺疊柵極具有兩個面向上的端； 一對第二導電類型半導體區，其耦合到所述面向上的端； 控制線，其在所述經摺疊區內所述兩個面向上的端之間； 第一導電類型半導體帽，其在所述第二導電類型半導體區中的一者上；及 第一傳輸線，其耦合到另一第二導電類型半導體區。
2.根據權利要求1所述的閘流管存儲器裝置，其中所述第一導電類型為P型，且所述第二導電類型為N型。
3.根據權利要求1所述的閘流管存儲器裝置，其進一步包括耦合到所述半導體帽的第二傳輸線。
4.根據權利要求3所述的閘流管存儲器裝置，其中所述第二傳輸線與所述第一傳輸線大致正交。
5.根據權利要求3所述的閘流管存儲器裝置，其中所述第二傳輸線包括第一導電類型半導體材料和金屬區。
6.根據權利要求1所述的閘流管存儲器裝置，其中所述第一傳輸線在所述陣列中的兩個鄰近存儲器單元之間共享。
7.根據權利要求1所述的閘流管存儲器裝置，其中所述第一傳輸線以交錯布置向外延伸到所述陣列的兩側。
8.根據權利要求6所述的閘流管存儲器裝置，其中所述第一傳輸線以交錯布置向外延伸到所述陣列的兩側。
9.一種存儲器單元，其包含: 經摺疊第一導電類型半導體溝道，其具有兩個面向上的端； 背柵極，其通過電介質與所述經摺疊第一導電類型半導體溝道分離； 一對第二導電類型半導體區，其耦合到所述面向上的端； 控制線，其在所述經摺疊區內所述兩個面向上的端之間； 第一導電類型半導體帽，其在所述第二導電類型半導體區中的一者上；及 第一傳輸線，其耦合到另一第二導電類型半導體區。
10.根據權利要求9所述的存儲器單元，其進一步包括耦合到所述半導體帽的第二傳輸線。
11.根據權利要求9所述的存儲器單元，其進一步包括位於所述背柵極和襯底之間的非晶矽層。
12.根據權利要求9所述的存儲器單元，其中所述背柵極包含鈦。
13.根據權利要求9所述的存儲器單元，其中所述背柵極包含鎢。
14.一種存儲器裝置，其包含: 垂直半導體堆疊陣列，每一堆疊包括串聯的第一、第二和第三P-N結； 掩埋式傳輸線，其耦合到所述垂直半導體堆疊的下方； 頂部傳輸線，其與所述掩埋式傳輸線大致正交，並耦合到所述垂直半導體堆疊的上方；及 控制線，其在所述垂直半導體堆疊之間，且通過電介質層與所述垂直半導體堆疊的側表面分離。
15.根據權利要求14所述的存儲器裝置，其中一對控制線位於所述垂直半導體堆疊陣列中鄰近的垂直半導體堆疊之間。
16.根據權利要求14所述的存儲器裝置，其中所述垂直半導體堆疊陣列的底層與多個垂直半導體堆疊相連。
17.根據權利要求14所述的存儲器裝置，其中每一所述垂直半導體堆疊的底層部分與其他垂直半導體堆疊分離。
18.根據權利要求14所述的存儲器裝置，其中所述控制線形成於所述第二和第三P-N結之間。
19.根據權利要求14所述的存儲器裝置，其中所述控制線通過所述電介質層與所述垂直半導體堆疊的所述側表面和所述控制線下方的結構分離。
20.根據權利要求14所述的存儲器裝置，其進一步包括位於所述掩埋式傳輸線和襯底之間的接合層。
【文檔編號】H01L27/105GK104362150SQ201410503567
【公開日】2015年2月18日 申請日期:2011年6月28日 優先權日:2010年6月29日
【發明者】山·D·唐, 約翰·K·查胡瑞, 麥可·P·瓦奧萊特 申請人:美光科技公司