異步傳輸模式邏輯設計仿真方法、平臺及設備的製作方法
2023-10-11 03:09:29
專利名稱：異步傳輸模式邏輯設計仿真方法、平臺及設備的製作方法
技術領域：
本發明涉及邏輯仿真技術,尤其涉及ー種異步傳輸模式(Asynchronous TransferMode，簡稱為ATM)邏輯設計仿真方法、平臺及設備。
背景技術：
ATM是ー種以信元(英文為cell)為單位的分組交換和復用技術，可以為多種業務提供通用的面向連接的傳輸模式，適用於區域網和廣域網，具有高速數據傳輸率並且可以支持多種類型如聲音、數據、傳真、實時視頻和圖像的通信。目前ATM邏輯可以通過現場可編程門陣列(Field Programmable Gate Array,簡稱為FPGA)實現。FPGA是一種集成度很高的新型高性能可編程晶片，其內部電路功能是可編程的(英文為Programmable)，可以通過硬體描述語言(Hardware Description Language,簡稱為HDL)和專用設計工具,在其內部靈活的實現極其複雜的電路功能。FPGA仿真驗證技術是FPGA開發環節的重要組成部分，主要針對FPGA所實現的功能進行邏輯驗證。目前對FPGA實現的ATM邏輯設計的仿真主要是ATM邏輯的設計人員根據每個測試點分別編寫測試用例，對測試用例進行編譯生成驗證環境，然後在生成的驗證環境中對設計的邏輯進行驗證，仿真驗證效率較低。
發明內容
本發明提供一種異步傳輸模式邏輯設計仿真方法、平臺及設備，用以提高對ATM邏輯設計進行仿真驗證的效率。本發明一方面提供一種異步傳輸模式邏輯設計仿真方法，包括通道產生模塊，用於根據激勵數據配置文件中的數據配置項，生成測試用例中的激勵數據，根據下行固定虛擬線路PVC通道信息配置文件中與所述激勵數據對應的PVC頭部信息，對所述激勵數據進行分片處理，形成所述激勵數據對應的下行ATM信元，所述數據配置項包括數據長度、數據內容和數據個數；通道調度模塊，與所述通道產生模塊連接，用於根據調度配置文件中的調度時間，將所述激勵數據對應的下行ATM信元發送給待測試模塊，以供所述待測試模塊進行接收處理；驗證模塊，用於獲取所述待測試模塊處理後與所述激勵數據對應的下行結果數據，將所述激勵數據和所述下行結果數據進行比較，以驗證所述待測試模塊的接收邏輯。本發明另一方面提供一種異步傳輸模式邏輯設計仿真平臺，包括根據激勵數據配置文件中的數據配置項，生成測試用例中的激勵數據，根據下行固定虛擬線路PVC通道信息配置文件中與所述激勵數據對應的PVC頭部信息，對所述激勵數據進行分片處理，形成所述激勵數據對應的下行ATM信元，所述數據配置項包括數據長度、數據內容和數據個數；根據調度配置文件中的調度時間，將所述激勵數據對應的下行ATM信元發送給待測試模塊，以供所述待測試模塊進行接收處理；獲取所述待測試模塊處理後與所述激勵數據對應的下行結果數據，將所述激勵數據和所述下行結果數據進行比較，以驗證所述待測試模塊的接收邏輯。本發明又一方面提供一種設備，包括本發明提供的異步傳輸模式邏輯設計仿真平臺。本發明提供的異步傳輸模式邏輯設計仿真方法、平臺及設備，根據激勵數據配置文件生成測試用例中的激勵數據，接下來按照PVC通道信息配置文件對激勵數據進行分片處理形成下行ATM信元，根據調度配置文件中的調度時間，將下行ATM信元發送給待測試模塊，以供待測試模塊進行接收處理，通過將待測試模塊處理後的結果數據與生成的激勵數據進行比較，實現對待測試模塊的接收邏輯的驗證。本發明技術方案主要基於各種配置文 件，基於配置文件生成測試用例中的激勵數據並且配置文件還提供仿真過程所需的控制邏輯，因此測試用例可以在已編譯環境中直接運行進行仿真，實現對待測試模塊的接收邏輯的驗證，不用每次仿真都對測試用例進行編譯，提高了對待測試模塊進行邏輯仿真的效率。
圖I為本發明一實施例提供的ATM邏輯設計仿真平臺的結構示意圖；圖2為本發明一實施例提供的數據流、數據配置項以及數據配置項包含的內容之間的映射關係；圖3為本發明一實施例提供的數據流、每條數據流對應的PVC頭部信息以及PVC頭部信息包含的內容之間的映射關係；圖4為本發明另ー實施例提供的ATM邏輯設計仿真平臺的結構示意圖；圖5為本發明一實施例提供的錯誤異常配置文件的ー種形式示意圖；圖6為本發明一實施例提供的激勵數據的格式；圖7為本發明一實施例提供的ATM信元內部存儲方式示意圖；圖8為本發明一實施例提供的HEC同步同步狀態轉換示意圖；圖9為本發明一實施例提供的ATM邏輯設計仿真方法的流程圖；圖10為本發明另ー實施例提供的ATM邏輯設計仿真方法的流程圖。
具體實施例方式圖I為本發明一實施例提供的ATM邏輯設計仿真平臺的結構示意圖。如圖I所示，本實施例的平臺包括通道產生模塊11、通道調度模塊12和驗證模塊13。其中，通道產生模塊11，用於根據激勵數據配置文件中的數據配置項，生成測試用例中的激勵數據，根據下行固定虛擬線路(Permanent Virtual Circuit,簡稱為PVC)通道信息配置文件中與激勵數據對應的PVC頭部信息，對激勵數據進行分片處理，形成激勵數據對應的下行ATM信元。其中，數據配置項包括數據長度、數據內容和數據個數。本實施例中的激勵數據配置文件主要用於控制每條數據流中激勵數據的長度、內容以及個數，每條數據流可以最多支持32個數據配置項，可以實現在同一個仿真周期內針對同一條數據流配置多種數據長度、內容等的組合。本發明各實施例所述的數據流是對應於PVC通道來說，通過一條PVC通道傳輸的激勵數據構成一條數據流。在本實施例中，通道產生模塊生成的激勵數據可以是單PVC通道中的激勵數據，也可以是多PVC通道中的激勵數據，其中，無論是哪種情況，對每個激勵數據的處理過程都相同。圖2給出了一種數據流、數據配置項以及數據配置項包含的內容之間的映射關係。在圖2中一共包括512條數據流，為流0-流511，512條數據流對應的配置文件，簡記為PVC_DT配置0-PVC_DT配置511 ;姆條數據流包括32個數據配置項,簡記為配置0-配置31 ;每個數據配置項包括但不限於以下信息FL0ff_ID :數據流 ID 號；NUM :對應數據流發送的激勵數據的個數；
LEN_M0DE :配置數據流中激勵數據的長度模式，有固定(FIX)，遞增(INC)，隨機(RDM)三種模式；LEN.MAX :配置數據流中激勵數據長度的最大值；LEN_MIN :配置數據流中激勵數據長度的最小值；DT_M0D :配置數據流中激勵數據的內容模式，有FIX，INC, RDM三種模式；DT_MAX :配置數據流中激勵數據內容的最大值；DT_MIN :配置數據流中激勵數據內容的最小值。本實施例中的下行PVC通道信息配置文件主要用於存儲每條數據流對應的PVC通道的PVC頭部信息，提供發送方向每條數據流對應的頭部(header)信息，用於信元(cells)數據的封裝。PVC頭部信息主要包括數據流ID號以及其對應的一般流量控制(GenericFlow Control,簡稱為 GFC)、虛通道標識符(Virtual Path Identifier,簡稱為 VPI)、虛通路標識符(Virtual Connection Identifier,簡稱為VCI )、信元拋棄優先級(Cell LossPriority，簡稱為CLP)等信息。數據流、每條數據流對應的PVC頭部信息以及PVC頭部信息包含的內容之間的映射關係如圖3所示，每條數據流對應的PVC頭部信息即為圖3中的PVC配置。每條數據流對應唯一的VPI和VCI，VPI和VCI可以唯一標識一條PVC通道，每條PVC通道都有一個通道號。通道調度模塊12，與通道產生模塊11連接，用於根據調度配置文件中的調度時間，將激勵數據對應的下行ATM信元發送給待測試模塊，以供待測試模塊進行接收處理。本實施例中的調度配置文件主要用於控制每個PVC通道的ATM信元的發出速率，即調度時間間隔。本實施例以採用可提供固定速率的服務(Constant Bit Rate，簡稱為CBR)調度方式為例，調度配置文件可稱為CBR_SL0T配置文件，通道調度模塊12根據CBR_SLOT配置文件，嚴格的按照固定的調度時間間隔釋放調度指示給上級模塊(即通道產生模塊11)，取得下行ATM信元，實現按PVC通道管理下行ATM信元速率的目的。這裡的調度時間間隔和發送激勵數據的總帶寬有關，具體關係為調度的時間間隔=信元大小/出口帶寬。例如，基於同步數字體系(Synchronous Digital Hierarchy,簡稱為SDH)的ATM (應為ATM over SDH)有效的出口帶寬為149. 76Mbps，ATM信元大小為53*8bit，則調度時間間隔為53*8bit/149. 76Mbps=2. 8us。進ー步，調度配置文件中存儲調度時間的存儲寬度需要根據最終發送速率確定，最終發送速率越大存儲寬度就相應的要加深。兩者之間的關係如下存儲寬度=出口帶寬/最小調度顆粒度。例如，ATM over SDH有效的出口帶寬為149. 76Mbps，最小調度顆粒度為64k，則存儲寬度為149. 76Mbps/64K=2340。
具體的，通道調度模塊12通過相應的PVC通道，將激勵數據對應的下行ATM信元發送給待測試模塊。驗證模塊13，用於獲取待測試模塊處理後與上述激勵數據對應的下行結果數據，將上述激勵數據和下行結果數據進行比較，以驗證待測試模塊的接收邏輯。待測試模塊接收到下行ATM信元後，會進行接收處理，例如信頭差錯控制(HeaderError Correction,簡稱為HEC)同步、告警、重組、校驗等處理,最後輸出處理後的結果，即下行結果數據。該下行結果數據與通道產生模塊11生成的激勵數據相對應。如果待測試模塊的處理邏輯正確，則下行結果數據與激勵數據相同或滿足一定關係，反之，則不相同或不滿足所述關係。基於此，驗證模塊13通過獲取待測試模塊處理後與上述激勵數據對應的下行結果數據，將上述激勵數據和下行結果數據進行比較，可以實現驗證待測試模塊的接收邏輯的目的。如圖I所示，待測試模塊分別與通道調度模塊12和驗證模塊13連接。其中，通道 調度模塊12上與待測試模塊連接的接ロ可稱為數據流接ロ，本實施例提供的ATM邏輯設計仿真平臺通過提供簡單的數據流接ロ，可以方便的和不同的待測試模塊進行對接，完成不同階段，例如集成測試、模塊測試等的測試任務。可選的，由於ATM只是傳輸層的協議，所以本實施例提供的ATM邏輯設計仿真平臺除了可以對ATM相關的邏輯設計(即待測試模塊)進行單獨的測試之外，還可以對接上相關PHY層技術，例如SDH、乙太網(Ethernet，簡稱為ETH)的模型等，對待測模塊進行集成測試。本實施例提供的ATM邏輯設計仿真平臺，主要基於各種配置文件，基於配置文件生成測試用例中的激勵數據並且配置文件還提供仿真過程所需的控制邏輯，因此使得測試用例可以在已編譯環境中直接運行進行仿真，實現對待測試模塊的接收邏輯的驗證，不用每次仿真都對測試用例進行編譯，提高了對待測試模塊進行邏輯仿真的效率。其中，本實施例的ATM邏輯設計仿真平臺提供了ー種已編譯環境。圖4為本發明另ー實施例提供的ATM邏輯設計仿真平臺的結構示意圖。本實施例基於圖I所示實施例實現，如圖4所示，本實施例的仿真平臺也包括通道產生模塊11、通道調度模塊12和驗證模塊13，且各模塊也具有圖I所示實施例描述的功能。在本實施例中，通道調度模塊12還用於在將激勵數據對應的下行ATM信元發送給待測試模塊之前，根據錯誤異常配置文件控制激勵數據對應的下行ATM信元發生異常，以實現對待測試模塊的異常處理能力的驗證。其中，錯誤異常配置文件包括異常控制時間和異常類型。本實施例中的錯誤異常配置文件主要用於提供控制仿真過程中ATM信元發生異常所需的信息，例如異常控制時間以及ATM信元層面上的各種異常控制，最多可以支持32條配置項，可以支持在同一個仿真周期內多種異常行為的組合。其中，錯誤異常配置文件可以簡稱為CTL配置文件。錯誤異常配置文件的ー種形式如圖5所示，該錯誤異常配置文件包括32條配置項，分別為配置0-配置31，512條數據流對應於這32條配置項，具體哪條數據流對應哪種配置項視仿真需求而定。如圖5所示，錯誤異常配置文件中每條配置項包括但不限於以下信息time_s :作用開始時間，以時鐘為單位；time_e :作用結束時間，以時鐘為單位；其中，從time_s到time_e的時間構成上述異常控制時間，即在這段時間內，通道調度模塊12控制激勵數據對應的下行ATM信元發
生異常。mod :設定上述time_s和time_e時間內的異常動作模式,具體動作模式包括但不限於以下幾種S_ERR :強制信元頭(英文為cells header)校驗單比特(bit)錯誤；M_ERR :強制 cells header 校驗多 bit 錯誤；CRC_ERR:強制 ATM AAL_5 巾貞循環冗餘校驗碼(Cyclic Redundancy Check,簡稱為 CRC )校驗錯誤；LEN_ERR:強制 ATM AAL_5 幀長度(Length，簡稱為 LEN)錯誤；配置文件導入模塊16。可選的，通道產生模塊11的ー種實現結構如圖4所示，包括數據配置文件獲取單元111、組包單元112、分片單元113、頭信息獲取單元114和數據獲取単元115。其中，數據配置文件獲取單元111，與組包單元112連接，用於從第一配置數組中獲取上述激勵數據配置文件，將激勵數據配置文件發送給組包單元112。可選的，數據配置文件獲取單元111可以逐條將激勵數據配置文件中的數據配置項發送給組包単元112，以實現將激勵數據配置文件發送給組包單元112的目的。基於此，數據配置文件獲取單元111還會不斷的檢測激勵數據配置文件中的數據配置項是否已經用完，如果用完，則通知組包単元112，以告知組包單元112該PVC通道的激勵數據已經處理完畢，不需要再獲取數據配置項。可選的，數據配置文件獲取單元111也可以直接將整個激勵數據配置文件發送給組包単元112，這樣組包単元112可以接收數據配置文件獲取單元111發送的激勵數據配置文件，對激勵數據配置文件進行解析，獲取數據配置項。組包單元112，還與分片單元113和驗證模塊13連接，用於根據激勵數據配置文件中的數據配置項生成下行數據，按照ATM適配層(ATM Adaptation Layer,簡稱為ALL)協議對下行數據進行組包，生成激勵數據，將激勵數據發送給分片単元113和驗證模塊13。具體的，組包單元112生成長度、內容以及個數均滿足數據配置項的規定的下行數據，然後按照ATM AAL相應的協議進行組包，生成本實施例中的激勵數據。激勵數據的ー種格式如圖6所示，包括LLC欄位、OUI欄位、乙太網類型(EtherType)欄位和PDU欄位，其中，前8BYTE為固定添加，PDU欄位填充上述根據數據配置項生成的下行數據。組包單元112將激勵數據發送給驗證模塊13的目的是為了將激勵數據作為期待數據，用幹與待測試模塊輸出的下行結果數據進行比較。可選的，驗證模塊13可以將激勵數據列印到日誌(英文為log)文件中。分片單元113，還與頭信息獲取單元114連接，用於將激勵數據填充到預設長度的整數倍後對激勵數據進行分片獲得激勵數據對應的分片數據，將激勵數據對應的分片數據分別存儲到激勵數據對應的數據數組中，從頭信息獲取單元114中獲取激勵數據對應的PVC頭部信息，將激勵數據對應的PVC頭部信息存儲到激勵數據對應的頭部信息數組中，形成下行ATM信元，井向通道調度模塊12提供激勵數據對應的數據數組是否還有數據的通知信息。上述預設長度一般為48位元組(byte)。上述激勵數據對應的數據數組與激勵數據對應的頭部信息數組--對應，為ー種優選的內部存儲方式。該優選內部存儲方式具體如圖7所示，每個分片數據包括48位元組；填充後的激勵數據包括n個分片數據；每個分片數據對應ー個PVC頭部信息，並且與對應的PVC頭部信息組成ATM信元，對應於同一 PVC通道的分片數據對應的PVC頭部信息相同。由於ATM協議規定，每次調度都要獲取ATM信元，如果沒有有效的ATM信元(這裡有效的ATM信元是指下行ATM信元)，則獲取無效(英文為idle)ATM信元，所以分片單元113向通道調度模塊12提供激勵數據對應的數據數組是否還有數據的通知信息，有利於通道調度模塊12進行調度。頭信息獲取單元114，用於從第二配置數組中獲取下行PVC通道信息配置文件，並將下行PVC通道信息配置文件中與激勵數據對應的PVC頭部信息提供給分片単元113。數據獲取単元115，與通道調度模塊12連接，用於接收通道調度模塊12發送的調度指令，根據調度指令，從激勵數據對應的數據數組和頭部信息數組中獲取下行ATM信元或者從預設數組中獲取無效ATM信元，並將下行ATM信元或無效ATM信元提供給通道調度 模塊12。基於上述，通道調度模塊12的ー種實現結構如圖4所示，包括調度單元121、異常控制單元122、數據處理單元123和出ロ單元124。調度單元121，用於從第三配置數組中獲取調度配置文件，接收分片単元113發送的通知信息，井根據調度配置文件中的調度時間和接收到的通知信息，向數據獲取単元115發送調度指令。其中，分片單元113具體與通道調度模塊12中的調度單元121連接，數據獲取單元115也具體與通道調度模塊12中的調度單元121連接。異常控制単元122，與數據處理単元123連接，用於從第四配置數組中獲取錯誤異常配置文件，並在錯誤異常配置文件中的異常控制時間內生成與錯誤異常配置文件中的異常類型對應的錯誤控制指令，將錯誤控制指令發送給數據處理単元123。數據處理単元123，用於接收數據獲取単元115提供的下行ATM信元或無效ATM信元，根據錯誤控制指令對接收到的下行ATM信元或無效ATM信元進行異常處理，將異常處理後的下行ATM信元或無效ATM信元發送給出口単元124。數據處理単元123同時與異常控制單元122、數據獲取單元115和出ロ單元124連接。出口単元124，用於接收數據處理単元123發送的經過異常處理後的下行ATM信元或無效ATM信元，按照與待測試模塊對應的流接ロ時序，將異常處理後的下行ATM信元或無效ATM信元發送給待測試模塊。這裡的出ロ単元124的位寬(即接ロ的寬度)可以設置，以便於和不同的待測試模塊進行連接，提高本實施例提供的仿真平臺的靈活度和通用性。例如，ー種出ロ単元124的定義如表I所示。表I
信號名屬性~~
DTOut ' 可配置 ATM CELLS數據
ENIn ' Ibit ATM CELLS 數據使能上述表I中，「 DT」表示ATM信元數據，例如上述異常處理後的下行ATM信元或無效ATM信元，「EN」表示ATM信元數據的使能信號，「 In」和「Out」表示信號方向，「 In」表示流入接ロ的方向，「Out 」表示流出接ロ的方向。在此說明 ，本發明各實施例中涉及的第一、第二、第三、第四等僅是為了進行區分，並沒有數值上的限定。例如，第一、第二、第三、第四配置數組可以是同一配置數組，也可以是不同的配置數組。本發明實施例提供的ATM邏輯設計仿真平臺，只需與待測試模塊中的程序代碼進行一次編譯形成仿真環境，然後基於該仿真環境，可以通過各種配置文件生成測試用例並控制測試用例直接運行，實現對待測試模塊的接收邏輯的驗證，不用毎次都對測試用例進行編譯，提高了對待測試模塊進行邏輯仿真的效率。進ー步，如圖4所示，本實施例的仿真平臺還包括通道接收模塊14和通道組包模塊15。通道接收模塊14，與待測試模塊和通道組包模塊15連接，用於接收待測試模塊發送的上行數據對應的上行ATM信元，對上行ATM信元進行HEC同步處理，並查找上行PVC通道信息配置文件，獲取上行ATM信元對應的PVC通道號，將上行ATM信元中的有效數據和上行ATM信元對應的PVC通道號發送給通道組包模塊15。本實施例中的上行PVC通道信息配置文件主要用於存儲每條數據流對應的PVC頭部信息，包括數據流ID號及其對應的GFC、VPI、VCI和CLP以及PVC通道號等信息。其中，ATM信元接收方可以根據PVC頭部信息正確的查詢出數據流對應的PVC通道。上行PVC通道信息配置文件的實現格式可參見圖3所示。通道組包模塊15，用於根據接收到的上行ATM信元對應的PVC通道號對接收到的上行ATM信元中的有效數據進行數據重組，獲取每個PVC通道號對應的AAL數據，並對AAL數據進行校驗，輸出校驗結果。可選的，通道接收模塊14包括同步單元141、數據分類單元142和查表單元143。其中，同步單元141，用於接收待測試模塊發送的上行數據對應的上行ATM信元，對上行ATM信元進行HEC同步處理，當HEC同步成功時，將上行ATM信元發送給數據分類單元，當HEC同步失敗時輸出錯誤的HEC頭和錯誤發生時間。HEC同步狀態機如圖8所示。對圖8所示同步狀態機進行簡單說明，在沒有同步之前，處於捕獲狀態，同步過程是通過比特接比特地檢驗假設信頭域中的HEC正確來完成的，一旦找到，就進入預同步狀態，在預同步狀態下，會不斷的檢查ー個接ー個信元的HEC是否正確，連續6個HEC正確那麼就進入同步狀態，在同步狀態下連續7次檢查到不正確的HEC時，會重新進入捕獲狀態。同步單元141主要用於對接收到的上行ATM信元進行HEC同步，根據ATM協議，只有同步後才能進入正常的接收過程。ー種具體實施方式
為在成功同步後同步單元141將實實時檢查線上的數據，一旦發生HEC校驗錯誤，同步單元141將在200us後終止仿真，等待用戶後續操作，並將錯誤的ffiC頭以及錯誤發生的時間輸出到log文件中，方便測試人員進行調試。HEC頭錯誤的Log參考如下
權利要求
1.一種異步傳輸模式ATM邏輯設計仿真平臺，其特徵在於，包括 通道產生模塊，用於根據激勵數據配置文件中的數據配置項，生成測試用例中的激勵數據，根據下行固定虛擬線路PVC通道信息配置文件中與所述激勵數據對應的PVC頭部信息，對所述激勵數據進行分片處理，形成所述激勵數據對應的下行ATM信元，所述數據配置項包括數據長度、數據內容和數據個數； 通道調度模塊，與所述通道產生模塊連接，用於根據調度配置文件中的調度時間，將所述激勵數據對應的下行ATM信元發送給待測試模塊，以供所述待測試模塊進行接收處理； 驗證模塊，用於獲取所述待測試模塊處理後與所述激勵數據對應的下行結果數據，將所述激勵數據和所述下行結果數據進行比較，以驗證所述待測試模塊的接收邏輯。
2.根據權利要求I所述的ATM邏輯設計仿真平臺，其特徵在於，所述通道調度模塊還用於在將所述激勵數據對應的下行ATM信元發送給所述待測試模塊之前，根據錯誤異常配置文件控制所述激勵數據對應的下行ATM信元發生異常，以實現對所述待測試模塊的異常處理能力的驗證，所述錯誤異常配置文件包括異常控制時間和異常類型。
3.根據權利要求2所述的ATM邏輯設計仿真平臺，其特徵在於，所述通道產生模塊包括 數據配置文件獲取單元，用於從第一配置數組中獲取所述激勵數據配置文件，將所述激勵數據配置文件發送給組包單元； 所述組包単元，用於根據所述激勵數據配置文件中的數據配置項生成下行數據，按照ATM適配層ALL協議對所述下行數據進行組包，生成所述激勵數據，將所述激勵數據發送給分片單元和所述驗證模塊； 所述分片単元，用於將所述激勵數據填充到預設長度的整數倍後對所述激勵數據進行分片獲得所述激勵數據對應的分片數據，將所述激勵數據對應的分片數據分別存儲到所述激勵數據對應的數據數組中，從頭信息獲取單元中獲取所述激勵數據對應的PVC頭部信息，將所述激勵數據對應的PVC頭部信息存儲到所述激勵數據對應的頭部信息數組中，形成所述下行ATM信元；其中，所述激勵數據對應的數據數組與所述激勵數據對應的頭部信息數組--對應； 頭信息獲取單元，用於從第二配置數組中獲取所述下行PVC通道信息配置文件，並將所述下行PVC通道信息配置文件中與所述激勵數據對應的PVC頭部信息提供給所述分片單元; 數據獲取単元，用於接收所述通道調度模塊發送的調度指令，根據所述調度指令，從所述激勵數據對應的數據數組和頭部信息數組中獲取所述下行ATM信元或者從預設數組中獲取無效ATM信元，並將所述下行ATM信元或無效ATM信元提供給所述通道調度模塊。
4.根據權利要求3所述的ATM邏輯設計仿真平臺，其特徵在於，所述分片単元還用於向所述通道調度模塊提供所述激勵數據對應的數據數組是否還有數據的通知信息； 所述通道調度模塊包括 調度單元，用於從第三配置數組中獲取所述調度配置文件，接收所述分片單元發送的所述通知信息，並根據所述調度配置文件中的調度時間和所述通知信息，向所述數據獲取單元發送所述調度指令； 異常控制単元，用於從第四配置數組中獲取所述錯誤異常配置文件，並在所述錯誤異常配置文件中的異常控制時間內生成與所述錯誤異常配置文件中的異常類型對應的錯誤控制指令，將所述錯誤控制指令發送給數據處理単元； 所述數據處理單元，用於接收所述數據獲取單元提供的所述下行ATM信元或無效ATM信元，根據所述錯誤控制指令對接收到的所述下行ATM信元或無效ATM信元進行異常處理，將異常處理後的下行ATM信元或無效ATM信元發送給出ロ単元； 所述出ロ単元，用於按照與所述待 測試模塊對應的流接ロ時序，將異常處理後的下行ATM信元或無效ATM信元發送給所述待測試模塊。
5.根據權利要求1-4任一項所述的ATM邏輯設計仿真平臺，其特徵在於，還包括 通道接收模塊，用於接收所述待測試模塊發送的上行數據對應的上行ATM信元，對所述上行ATM信元進行HEC同步處理，並查找上行PVC通道信息配置文件，獲取所述上行ATM信元對應的PVC通道號，將所述上行ATM信元中的有效數據和所述上行ATM信元對應的PVC通道號發送給通道組包模塊； 所述通道組包模塊，用於根據接收到的所述上行ATM信元對應的PVC通道號對接收到的所述上行ATM信元中的有效數據進行數據重組，獲取每個PVC通道號對應的AAL數據，並對所述AAL數據進行校驗，輸出校驗結果。
6.根據權利要求5所述的ATM邏輯設計仿真平臺，其特徵在於，所述通道接收模塊包括 同步單元，用於接收所述待測試模塊發送的上行數據對應的上行ATM信元，對所述上行ATM信元進行信頭差錯控制HEC同步處理，當HEC同步成功吋，將所述上行ATM信元發送給數據分類單元，當ffiC同步失敗時輸出錯誤的HEC頭和錯誤發生時間； 數據分類単元，用於接收所述同步單元發送的所述上行ATM信元，對所述上行ATM信元進行分類，統計獲取所述上行數據中無效上行ATM信元和有效上行ATM信元的個數，以獲知所述待測試模塊的速率是否達到線速，並將所述有效上行ATM信元發送給查表單元； 所述查表単元，用於從第五配置數組中獲取所述上行PVC通道信息配置文件，根據所述有效上行ATM信元中的PVC頭部信息，查找所述上行PVC通道信息配置文件以獲取所述有效上行ATM信元對應的PVC通道號，如果獲取到所述有效上行ATM信元對應的PVC通道號，將所述有效上行ATM信元中的有效數據和所述有效上行ATM信元對應的PVC通道號發送給所述通道組包模塊，如果未獲取到所述有效上行ATM信元對應的PVC通道號，輸出配置錯誤信息並結束仿真操作。
7.根據權利要求6所述的ATM邏輯設計仿真平臺，其特徵在幹， 所述查表單元還用於對所述有效上行ATM信元進行個數統計，以獲取所述待測試模塊的調度速率和服務質量QoS性能。
8.根據權利要求6或7所述的ATM邏輯設計仿真平臺，其特徵在於，所述通道組包模塊包括 組幀單元，用於接收所述查表單元發送的所述有效上行ATM信元中的有效數據和所述有效上行ATM信元對應的PVC通道號，並根據所述有效上行ATM信元對應的PVC通道號對接收到的所述有效上行ATM信元中的有效數據進行重組，獲取所述上行數據對應的AAL數據，將所述AAL數據存儲到所述上行數據對應的數據數組中，井向幀處理單元發送接收完成指示信息；所述幀處理單元，用於根據所述接收完成指示信息，從所述上行數據對應的數據數組中獲取所述AAL數據，對所述AAL數據進行固定頭校驗、CRC校驗和/或長度校驗，當出現校驗錯誤時，輸出錯誤校驗結果和發生錯誤的所述AAL數據。
9.一種異步傳輸模式ATM邏輯設計仿真方法，其特徵在於，包括 根據激勵數據配置文件中的數據配置項，生成測試用例中的激勵數據，根據下行固定虛擬線路PVC通道信息配置文件中與所述激勵數據對應的PVC頭部信息，對所述激勵數據進行分片處理，形成所述激勵數據對應的下行ATM信元，所述數據配置項包括數據長度、數據內容和數據個數； 根據調度配置文件中的調度時間，將所述激勵數據對應的下行ATM信元發送給待測試模塊，以供所述待測試模塊進行接收處理； 獲取所述待測試模塊處理後與所述激勵數據對應的下行結果數據，將所述激勵數據和所述下行結果數據進行比較，以驗證所述待測試模塊的接收邏輯。
10.根據權利要求9所述的ATM邏輯設計仿真方法，其特徵在於，所述根據調度配置文件中的調度時間，將所述激勵數據對應的下行ATM信元發送給待測試模塊，以供所述待測試模塊進行接收處理之前包括 根據錯誤異常配置文件控制所述激勵數據對應的下行ATM信元發生異常，以實現對所述待測試模塊的異常處理能力的驗證，所述錯誤異常配置文件包括異常控制時間和異常類型。
11.根據權利要求10所述的ATM邏輯設計仿真方法，其特徵在於，所述根據激勵數據配置文件中的數據配置項，生成測試用例中的激勵數據，根據下行固定虛擬線路PVC通道信息配置文件中與所述激勵數據對應的PVC頭部信息，對所述激勵數據進行分片處理，形成所述激勵數據對應的下行ATM信元包括 從第一配置數組中獲取所述激勵數據配置文件，從第二配置數組中獲取所述下行PVC通道信息配置文件； 根據所述激勵數據配置文件中的數據配置項生成下行數據，按照ATM適配層ALL協議對所述下行數據進行組包，生成所述激勵數據； 將所述激勵數據填充到預設長度的整數倍後對所述激勵數據進行分片獲得所述激勵數據對應的分片數據，將所述激勵數據對應的分片數據分別存儲到所述激勵數據對應的數據數組中，從所述下行PVC通道信息配置文件中獲取所述激勵數據對應的PVC頭部信息，將所述激勵數據對應的PVC頭部信息存儲到所述激勵數據對應的頭部信息數組中，形成所述下行ATM信元；其中，所述激勵數據對應的數據數組與所述激勵數據對應的頭部信息數組--對應。
12.根據權利要求11所述的ATM邏輯設計仿真方法，其特徵在於，所述根據調度配置文件中的調度時間，將所述激勵數據對應的下行ATM信元發送給待測試模塊，以供所述待測試模塊進行接收處理包括 從第三配置數組中獲取所述調度配置文件，根據所述調度配置文件中的調度時間發出調度指令； 根據所述調度指令，在所述激勵數據對應的數據數組中還有數據時，從所述激勵數據對應的數據數組和頭部信息數組中獲取所述下行ATM信元，在所述激勵數據對應的數據數組中沒有數據時，從預設數組中獲取無效ATM信元； 從第四配置數組中獲取所述錯誤異常配置文件，並在所述錯誤異常配置文件中的異常控制時間內生成與所述錯誤異常配置文件中的異常類型對應的錯誤控制指令； 根據所述錯誤控制指令對所述下行ATM信元或無效ATM信元進行異常處理； 按照與所述待測試模塊對應的流接ロ時序，將異常處理後的下行ATM信元或無效ATM信元發送給所述待測試模塊。
13.根據權利要求9-12任一項所述的ATM邏輯設計仿真方法，其特徵在於，還包括 接收所述待測試模塊發送的上行數據對應的上行ATM信元，對所述上行ATM信元進行信頭差錯控制ffiC同步處理，並查找上行PVC通道信息配置文件，獲取所述上行ATM信元對應的PVC通道號；根據所述上行ATM信元對應的PVC通道號對所述上行ATM信元中的有效數據進行數據重組，獲取每個PVC通道號對應的AAL數據，並對所述AAL數據進行校驗，輸出校驗結果。
14.根據權利要求13所述的ATM邏輯設計仿真方法，其特徵在幹，所述接收所述待測試模塊發送的上行數據對應的上行ATM信元，對所述上行ATM信元進行信頭差錯控制HEC同步處理，並查找上行PVC通道信息配置文件，獲取所述上行ATM信元對應的PVC通道號包括 接收所述待測試模塊發送的上行數據對應的上行ATM信元，對所述上行ATM信元進行HEC同步處理，當HEC同步失敗時，輸出錯誤的HEC頭和錯誤發生時間； 當HEC同步成功吋，對所述上行ATM信元進行分類，統計獲取所述上行數據中無效上行ATM信元和有效上行ATM信元的個數，以獲知所述待測試模塊的速率是否達到線速； 從第五配置數組中獲取所述上行PVC通道信息配置文件，根據所述有效上行ATM信元中的PVC頭部信息，查找所述上行PVC通道信息配置文件以獲取所述有效上行ATM信元對應的PVC通道號，如果未獲取到所述有效上行ATM信元對應的PVC通道號，輸出配置錯誤信息並結束仿真操作。
15.根據權利要求14所述的ATM邏輯設計仿真方法，其特徵在於，還包括 對所述有效上行ATM信元進行個數統計，以獲取所述待測試模塊的調度速率和服務質量QoS性能。
16.根據權利要求14或15所述的ATM邏輯設計仿真方法，其特徵在於，所述根據所述上行ATM信元對應的PVC通道號對所述上行ATM信元中的有效數據進行數據重組，獲取每個PVC通道號對應的AAL數據，並對所述AAL數據進行校驗，輸出校驗結果包括 根據所述有效上行ATM信元對應的PVC通道號對所述有效上行ATM信元中的有效數據進行重組，獲取所述上行數據對應的AAL數據，將所述AAL數據存儲到所述上行數據對應的數據數組中，並發出接收完成指示信息； 根據所述接收完成指示信息，從所述上行數據對應的數據數組中獲取所述AAL數據，對所述AAL數據進行固定頭校驗、CRC校驗和/或長度校驗，當出現校驗錯誤吋，輸出錯誤校驗結果和發生錯誤的所述AAL數據。
17.一種設備，其特徵在於，包括權利要求1-8任一項所述的異步傳輸模式ATM邏輯設計仿真平臺。
全文摘要
本發明提供一種異步傳輸模式邏輯設計仿真方法、平臺及設備。平臺包括通道產生模塊，用於根據激勵數據配置文件和下行PVC通道信息配置文件形成激勵數據對應的下行ATM信元，通道調度模塊，用於根據調度配置文件中的調度時間，將激勵數據對應的下行ATM信元發送給待測試模塊，以供待測試模塊進行接收處理；驗證模塊，用於獲取待測試模塊處理後與激勵數據對應的下行結果數據，將激勵數據和下行結果數據進行比較，以驗證待測試模塊的接收邏輯。本發明技術方案提高了對ATM邏輯設計進行仿真驗證的效率。
文檔編號H04L12/953GK102868646SQ201210306450
公開日2013年1月9日 申請日期2012年8月24日 優先權日2012年8月24日
發明者柴寧 申請人:北京星網銳捷網絡技術有限公司