用於基於閾值電壓降檔量的存儲器單元的刷新編程的方法和設備與流程

2023-10-23 18:42:07 3

背景技術：

本技術涉及存儲器器件的操作。

電荷捕獲材料可以被用於在存儲器器件中存儲表示數據狀態的電荷。電荷捕獲材料可以垂直布置在三維(3d)堆疊的存儲器結構中，或者水平地布置在二維(2d)存儲器結構中。3d存儲器結構的一個示例是比特成本可縮放(bitcostscalable,bics)架構，其包括交替導電層和電介質層的堆疊。在堆疊中形成存儲器孔，然後通過用包括電荷捕獲層的材料填充存儲器孔來形成nand串。直的nand串在一個存儲器孔中延伸，而管狀或u形的nand串(p-bics)包括一對在兩個存儲器孔中延伸的並由底部柵極連接的存儲器單元的垂直列。存儲器單元的控制柵極由導電層提供。

然而，在操作這種存儲器件中呈現出各種挑戰。

附圖說明

類似編號的元件指向不同圖中的共同的組件。

圖1a是3d堆疊的非易失性存儲器器件的透視圖。

圖1b是諸如圖1a的3d堆疊非易失性存儲器器件100的存儲器器件的功能框圖。

圖1c描繪了圖1b的溫度感測電路115的示例。

圖1d描繪了可以由處理器執行的代碼。

圖1e是描繪圖1b的感測塊sb1的一個實施例的框圖。

圖2a描繪了u形nand實施例中的示例字線層202和204的頂視圖，作為圖1a中的blk0的示例實現方式。

圖2b描繪了與圖2a一致的示例選擇柵級層部分的頂視圖。

圖2c描繪了堆疊231的實施例，其示出了沿著線220的圖2a的部分209的橫截面圖，其中提供三個選擇柵極層sgl1、sgl2和sgl3。

圖2d描繪了圖2c的堆疊231的選擇柵極層和字線層的可替換的視圖。

圖3a描繪了在直的nand串實施例中圖1a的塊blk0的示例字線層304的頂視圖。

圖3b描繪了與圖3a一致的示例sgd層362的頂視圖。

圖3c1描繪了堆疊376的實施例，示出了沿著線305的圖3a的部分307的橫截面圖，其中提供三個sgd層、三個sgs層和虛擬字線層dwll1和dwll2。

圖3c2描繪了沿其高度的存儲器孔的寬度的變化。

圖3d描繪了圖3c的堆疊376的選擇柵極層和字線層的可替換的視圖。

圖4a描繪了圖3c1的區域246的視圖，示出了虛擬存儲器單元(dummymemorycell,dmc)和數據儲存存儲器單元(mc)之上的sgd電晶體dla(與圖3c1一致的)、d1al和dla2。

圖4b1描繪了沿線444的圖4a的區域246的橫截面視圖。

圖4b2描繪了圖4b1的隧道層404的特寫視圖，示出了氧化物404a、氮化物404b、氧化物404c配置。

圖4c描繪了圖3c2的nand串的區域410的放大視圖。

圖5a描繪了包含平坦(flat)控制柵極和電荷捕獲區域的存儲器單元的字線方向的橫截面圖，作為圖1b的存儲器結構126中的存儲器單元的2d示例。

圖5b描繪了圖5a中的沿線559的橫截面圖，示出了具有平坦控制柵極和電荷捕獲層的nand串530。

圖5c描繪了圖5b的nand串的部分540的放大視圖。

圖6a和6b描繪了具有四個數據狀態的一次通過(onepass)完整編程操作，作為圖5c的編程通過的示例。

圖6a描繪了用於操作存儲器件的過程，其中完整編程操作之後是刷新編程操作。

圖6b描繪了用於進行與圖6a的步驟603一致的感測操作的過程。

圖6c描繪了基於對較高目標數據狀態的存儲器單元的vth降檔的測量來確定是否對目標數據狀態的存儲器單元進行刷新編程的過程。

圖7a和7b描繪了與圖6a的步驟600一致的具有四個數據狀態的一次通過完整編程操作。

圖7c描繪了圖7b的vth分布，其具有由於電荷損失引起的vth降檔，以及用於感測存儲器單元的不同子集的vth範圍的控制柵極電壓，與圖6a的步驟603一致。

圖7d描繪了圖7c的具有由與圖6a的步驟604一致的刷新編程引起的vth升檔的vth分布。

圖8a和8b描繪了與圖6a的步驟600一致的具有八個數據狀態的一次通過完整編程操作。

圖8c描繪了圖8b的具有由電荷損失引起的vth降檔的vth分布，以及用於感測存儲器單元的不同子集的vth範圍的控制柵極電壓，與圖6a的步驟603一致。

圖9描繪了根據存儲器單元的目標數據狀態和vth降檔量分類的存儲器單元的示例子集。

圖10a描繪了與圖6a的步驟600一致的在完整編程操作期間的數據鎖存器中的位組合的示例。

圖10b描繪了在將存儲器單元分類成子集的感測操作之後並且在刷新編程操作之前的數據鎖存器中的位組合的示例，與圖6a一致。

圖11a描繪了在與圖6a的步驟600一致的示例完整編程操作中施加到字線的電壓。

圖11b描繪了在與圖6a的步驟604a一致的示例刷新編程操作中施加到字線的電壓，其中施加一個或多個編程脈衝，直到通過對於c狀態存儲器單元的不同子集的驗證測試。

圖11c描繪了在與圖6a的步驟604a一致的示例刷新編程操作中施加到字線的電壓，其中施加一個或多個編程脈衝，直到通過對於b狀態存儲器單元的不同子集的驗證測試。

圖11d描繪了在與圖6a的步驟604a一致的示例刷新編程操作中施加到字線的電壓，其中施加一個或多個編程脈衝，直到通過對於a狀態存儲器單元的子集的驗證測試。

圖12a1描繪了在與圖6a的步驟604b一致的示例刷新編程操作中施加到字線的電壓，其中施加固定數量的編程脈衝來刷新編程c狀態存儲器單元的子集。

圖12a2描繪了在與圖6a的步驟604a和604b一致的示例刷新編程操作中施加到字線的電壓，其中施加固定數量的編程脈衝來刷新c狀態存儲器單元的子集csub2和csub3，並且施加一個或多個編程脈衝，直到通過對於c狀態存儲器單元的子集csub3的驗證測試。

圖12b描繪了在與圖6a的步驟604b一致的示例刷新編程操作中施加到字線的電壓，其中施加固定數量的編程脈衝來刷新編程b狀態存儲器單元的子集。

圖12c描繪了在與圖6a的步驟604b一致的示例刷新編程操作中施加到字線的電壓，其中施加固定數量的編程脈衝來刷新編程a狀態存儲器單元的子集。

圖13a描繪了示出當在完成完整編程操作之後作為時間的函數進行數據保留檢查的時間的時間線。

圖13b描繪了示出當在作為高於閾值溫度的累積時間的函數進行數據保留檢查的時間的時間線。

圖13c描繪了示出當在完成完整編程操作之後作為時間的函數進行數據保留檢查的時間的時間線，其中在不同的刷新編程操作中對不同目標數據狀態的存儲器單元進行刷新編程。

圖14a是示出了直到下一個數據保留檢查的時間作為vth中的降檔的度量的函數的曲線圖，與圖6a的判定步驟601一致。

圖14b是示出了直到下一個數據保留檢查的時間作為目標數據狀態的函數的曲線圖，與圖6a的判定步驟601以及圖13c一致。

圖14c是示出了刷新編程期間的對於存儲器單元的示例子集的作為感測到的vth降檔的函數的vth升檔的圖，與圖6a的步驟604一致。

圖14d是示出了對於不同的目標數據狀態在刷新編程期間驗證電壓作為感測到的vth降檔的函數的曲線圖，其中每個目標數據狀態具有三個被刷新編程的子集，與圖6a的步驟604a一致。

圖14e是示出了對於不同的目標數據狀態在刷新編程期間驗證電壓作為感測到的vth降檔的函數的曲線圖，其中c狀態具有三個被編程刷新的子集，b狀態具有兩個被編程刷新的子集，並且a狀態具有一個被刷新編程的子集，與圖6a的步驟604a以及圖7d一致。

圖14f是示出與圖14d和14e一致的在沒有刷新編程的情況下可允許的vth中的降檔的曲線圖。

圖14g是示出與圖14e一致的經受刷新編程的子集的數量的曲線圖。

圖14h是示出與圖6a的步驟604b一致的在刷新編程期間作為目標數據狀態的函數的編程脈衝的數量的圖。

圖14i是示出與圖6a的步驟604a或604b一致的在刷新編程期間作為目標數據狀態的函數的初始vpgm的曲線圖。

圖15a描繪了與圖2c和3c1的存儲器器件一致的nand串的電路圖。

圖15b描繪了圖15a的存儲器單元1506的電路圖。

圖16a描繪了在擦除狀態和c狀態的存儲器單元組的測試數據，示出了緊接在編程之後的初始vth分布1600、完整序列重新編程之後的降檔vth分布1601和vth分布1602。

圖16b描繪了在擦除狀態和c狀態中的存儲器單元組的測試數據，示出了緊接在編程之後的初始vth分布1610、在使用單個編程脈衝刷新編程之後的降檔vth分布1611和vth分布1612。

圖16c描繪了在擦除狀態和c狀態中的存儲器單元組的測試數據，示出了緊接在編程之後的初始vth分布1620、使用一個編程脈衝刷新編程之後的的降檔vth分布1621、vth分布1622以及使用兩個編程脈衝刷新編程之後的vth分布1623。

具體實施方式

提供了用於監視和調整電荷捕獲存儲器中的存儲器單元的閾值電壓電平的技術。

電荷捕獲存儲器器件可以使用諸如氮化矽或其它氮化物的電荷捕獲材料，或者使用諸如氧化物-氮化物-氧化物(oxide-nitride-oxide，o-n-o)配置的多層配置中的電荷捕獲材料。電荷捕獲材料通過隧道層與溝道層分離。例如，電荷捕獲存儲器器件可以是3d存儲器器件，其中形成交替導電和電介質層的堆疊。在堆疊中蝕刻存儲器孔，並且將膜沉積在孔中，使得形成存儲器單元或選擇柵極電晶體，其中導電層與存儲器孔相交。這些膜包括沿單個單元或整個nand串垂直延伸的電荷捕獲層、隧道層和溝道層。導電層中的一些被用作用於存儲器單元的控制柵極，並且其它導電層被用作用於選擇柵極電晶體的控制柵極，例如nand串中的漏極或源極側電晶體。電荷捕獲存儲器器件的另一示例是2d存儲器器件，其中電荷捕獲層沿nand串水平延伸。

然而，這些存儲器單元在其被編程之後的電荷損失可以是重大的。這種損耗是由存儲器單元的隧道ono層中的淺陷阱的電荷逃逸引起的。與浮置柵極存儲器單元相比，電荷捕獲存儲器單元特別容易受到電荷損失的影響。作為電荷損失的結果，存儲器單元的閾值電壓(vth)可以降低到其數據狀態不能被準確地讀回的程度。這與需要提供可靠的長期數據存儲相衝突。

一個選擇是周期性地進行存儲器單元的完全重新編程。在這種方法中，存儲器單元被讀取以獲得原始寫入數據，存儲器單元被從擦除狀態擦除並編程為對應於寫入數據的多個目標數據狀態。然而，這種方法基本上重複了原始編程，並且涉及許多編程循環，這些循環使存儲器單元暴露於額外的編程幹擾，特別是擦除狀態到a狀態幹擾。此外，該過程是耗時的。

一種解決方案是進行就地刷新編程。在該方法中，進行數據保留檢查，其中存儲器單元被讀取以識別經歷了vth降檔的單元。存儲器單元根據vth降檔的量被分類成不同的子集(例如，相鄰和非重疊的子集)。然後發生刷新編程，其中vth被升高成與vth降檔成正比的量。在這種方法中，基於vth降檔的量，刷新編程的量被調整到存儲器單元的不同子集。對於每個數據狀態的子集數量可以相對較小，從而使複雜度最小化。當數據在冷儲存應用編程中存儲相對長的時間時，例如數月或數年，該方法特別合適。這樣的數據被存儲一次，並且在一段時間內被讀取多次，其中電荷損失可能是重大的。可以對存儲器單元的任何單位——例如，單個單元、字線的一部分、整個字線或塊——進行刷新編程。刷新編程可以使用每個子集的固定的或自適應的編程脈衝數。此外，一些單元將沒有可檢測到的vth降檔或少量的可以被忽略的vth降檔。這些單元不需要被刷新編程。

可以對於不同的數據狀態對要被刷新編程的子集不同地進行配置。例如，在一些情況下，具有相對較高的數據狀態的存儲器單元將經歷相對較大的vth降檔。可以為每個數據狀態定製每個數據狀態的子集數量以及子集的大小。另外，可以對於每個數據狀態來定製被認為是次要且不經受刷新編程的vth降檔的大小。此外，在一個選擇中，對於通過誤差校正碼(errorcorrectioncode，ecc)解碼而校正的數據狀態的存儲器單元定義子集。

在一個方面，當滿足準則時，啟動數據保留檢查(包括讀取和刷新編程)。例如，該準則可以包括自存儲器單元被編程起通過特定的時間段。該準則可以包括其中存儲器器件的溫度超過閾值溫度的時間量。該準則可以例如包括存儲器件是否達到如由pe計數器跟蹤的編程-擦除(pe)循環的指定數量。

另一個選擇是基於指示先前的數據保留檢查中vth降檔量的度量來設置對於後續數據保留檢查的時間，其中當vth降檔量相對較大時，時間相對較快。另一個選擇是基於在較高數據狀態的單元中看到的vth降檔量決定是否對較低數據狀態的存儲器單元進行數據保留檢查。另一個選擇是對在不同時間和/或頻率上的不同數據狀態進行數據保留檢查。各種其它選擇也是可能的。

這些解決方案可以避免編程幹擾，從而允許更頻繁地進行數據保留檢查。這可以增加存儲器器件的耐久性。此外，可以將vth分布變窄以減少不可校正的讀取錯誤的可能性。

以下討論提供了解決上述和其它問題的示例存儲器器件和相關技術的構造的細節。

圖1a是3d堆疊的非易失性存儲器器件的透視圖。存儲器器件100包括襯底101。在襯底上是存儲器單元的示例塊blk0和blk1以及具有由塊使用的電路的外圍區域104。襯底101還可以在塊下方承載電路以及在導電路徑中圖案化以承載電路的信號的一個或多個較下部的金屬層。在存儲器器件的中間區域102中形成這些塊。在存儲器器件的上部區域103中，一個或多個上部金屬層在導電路徑中圖案化以承載電路的信號。每個塊包括存儲器單元的堆疊區域，其中堆疊的交替電平表示字線。在一種可能的方法中，每個塊具有相對的分層側面，垂直接觸從該側面向上延伸到上部金屬層以形成到導電路徑的連接。儘管以兩個塊為例，可以使用在x和/或y方向上延伸的其它塊。

在一種可能的方法中，平面在x方向上的長度表示信號路逕到字線在一層或多層上部金屬層中延伸的方向(字線或sgd線方向)，並且平面在y方向上的寬度表示信號路逕到位線在一個或多個上部金屬層中延伸的方向(位線方向)。z方向表示存儲器器件的高度。

圖1b是諸如圖1a的3d堆疊非易失性存儲器器件100的存儲器器件的功能框圖。存儲器件100可以包括一個或多個存儲器裸芯108。存儲器裸芯108包括存儲器單元的存儲器結構126，諸如存儲器單元陣列、控制電路110和讀取/寫入電路128。在3d配置中，存儲器結構可以包括圖1a的塊blk0和blk1。存儲器結構126可以經由行解碼器124的字線和經由列解碼器132的位線來尋址。讀取/寫入電路128包括多個感測塊sb1、sb2、...、sbp(感測電路)，並允許一頁存儲器單元被並行讀取或編程。通常，控制器122包括在與一個或多個存儲器裸芯108相同的存儲器件100(例如，可移動存儲卡)中。命令和數據經由數據總線120在主機140和控制器122之間以及經由線118在控制器與一個或多個存儲器裸芯108之間傳送。

存儲器結構可以是2d或3d的。存儲器結構可以包含一個或多個包括3d陣列的存儲器單元陣列。存儲器結構可以包含單片三維存儲器結構，其中多個存儲器電平在單個襯底(例如晶片)上方(而不是在其中)形成，而沒有中間襯底。存儲器結構可以包括在具有布置在矽襯底上方的有源區的存儲器單元的陣列的一個或多個物理層中，單片地形成的任何類型的非易失性存儲器。存儲器結構可以在具有與存儲器單元的操作相關聯的電路的非易失性存儲器器件中，無論相關聯的電路是在襯底之上還是在襯底內。

控制電路110與讀取/寫入電路128協作以對存儲器結構126進行存儲器操作，並且該控制電路110包括狀態機112、片上地址解碼器114和功率控制模塊116。狀態機112提供存儲器操作的晶片級控制。可以為如本文所述的刷新編程操作的參數提供存儲區域113。

控制器122還可以包括溫度感測電路115，其被處理器122c用來提供存儲器器件的環境溫度。例如，如下面進一步討論的，可以使用溫度來確定是否滿足準則以進行刷新編程過程。還可參見圖13b。

圖1c描繪了圖1b的溫度感測電路115的示例。電路包括pmosfet131a、131b和134、雙極電晶體133a和133b以及電阻器r1、r2和r3。i1、i2和i3表示電流。voutput是提供給模擬到數字(adc)轉換器129的基於溫度的輸出電壓。vbg是與溫度無關的電壓。電壓電平生成電路135使用vbg來設定電壓電平的數量。例如，參考電壓可以通過電阻分壓器電路分成幾個電平。

adc將voutput與電壓電平進行比較，並選擇電壓電平當中最接近的匹配值，將相應的數字值(vtemp)輸出到處理器。這是指示存儲器器件的溫度的數據。在一種方法中，rom熔絲123存儲將匹配電壓電平與溫度關聯的數據。然後，處理器使用溫度來設置存儲器器件中的基於溫度的參數。

通過將在電晶體131b之上的基極-發射極電壓(vbe)和在電阻器r2之上的電壓降相加來獲得vbg。雙極電晶體133a具有比雙極電晶體133b大的面積(乘以因子n)。pmosfet131a和131b在尺寸上相等並且被布置成電流鏡配置，使得電流i1和i2基本相等。我們有vbg＝vbe+r2xi2和il＝ve/r1，使得i2＝ve/r1。作為結果，vbg＝vbe+r2xktln(n)/rlxq，其中t是溫度，k是玻爾茲曼常數，q是電荷的單位。pmosfet134的源極連接到功率電壓vdd，並且電晶體漏極和電阻r3之間的節點是輸出電壓voutput。電晶體134的柵極連接到與pmosfet131a和131b的柵極相同的埠，並且通過pmosfet134的電流與通過pmosfet131a和131b的電流成鏡像。

再次參考圖1b，片上地址解碼器114在由主機或存儲器控制器使用的硬體地址和由解碼器124和132使用的硬體地址之間提供地址接口。功率控制模塊116在存儲器操作期間控制提供給字線和位線的功率和電壓。它可以包括對於3d配置中的字線層(wll)、sgs電晶體和sgd電晶體以及源極線的驅動器。在一種方法中，感測塊可以包括位線驅動器。sgs電晶體是在nand串的源極端處的選擇柵極電晶體，sgd電晶體是在nand串的漏極端處的選擇柵極電晶體。

在一些實現方式中，可以組合一些組件。在各種設計中，除了存儲器結構126之外，組件中的一個或多個(單獨或組合)可以被認為是被配置為進行本文所述動作的至少一個控制電路。例如，控制電路可以包括控制電路110、狀態機112、解碼器114/132、功率控制模塊116、感測塊sb1、sb2、...、sbp(包括圖1e中的處理器192和管理電路mc0)、讀取/寫入電路128和控制器122等中的任何一個或其組合。結合圖1e進一步討論感測塊sb1。

片下(off-chip)控制器122可以包括處理器122c和諸如rom122a和ram122b的儲存器件(存儲器)。儲存器件包括諸如一組指令的代碼，並且處理器可操作以執行該組指令以提供本文所描述的功能。或者或另外，處理器可以從存儲器結構的儲存器件126a——諸如一個或多個字線中的存儲器單元的保留區域中訪問代碼。

例如，圖1d描繪了可以由處理器122c執行的代碼。代碼150被控制器用來訪問存儲器結構，例如用於編程、讀取和擦除操作。代碼可以包括啟動代碼151和控制代碼(指令組)160。啟動代碼是在啟動或開啟過程中初始化控制器的軟體以使控制器可以訪問存儲器結構的軟體。控制器可以使用該代碼來控制一個或多個存儲器結構。當上電時，處理器122c從rom122a或儲存器件126a取出啟動代碼用於進行，並且啟動代碼初始化系統組件，並將控制代碼加載到ram122b中。一旦控制代碼被加載到ram中，則由處理器執行。控制代碼包括進行基本任務的驅動程序，諸如控制和分配內存、指令的優先處理、以及控制輸入和輸出埠。

控制代碼還包括用於將存儲器單元組編程為多個目標數據狀態的指令(161)，以及用於在所述編程之後以及在存儲器單元組未被擦除時間段期間感測和刷新編程存儲器單元組的指令(162)。通常，控制代碼可以包括進行本文描述的功能(包括圖6a、6b和6c的處理的步驟)的指令。

除了nand閃速存儲器之外，還可以使用其它類型的非易失性存儲器。

半導體存儲器器件包括，易失性存儲器器件——諸如動態的隨機存取存儲器(「dram」)或靜態的隨機存取存儲器(「sram」)器件；非易失性存儲器器件——諸如電阻式隨機存取存儲器(「reram」)、電可擦除可編程只讀存儲器(「eeprom」)、閃速存儲器(也可以被認為是eeprom的子集)、鐵電的隨機存取存儲器(「fram」)以及磁阻的隨機存取存儲器(「mram」)；以及其它可以儲存信息的半導體元件。每種類型的存儲器器件可以具有不同的配置。例如，閃速存儲器器件可以配置在nand或nor配置中。

存儲器器件可以以任何組合由無源和/或有源元件構成。以非限制性示例的方式，無源半導體存儲器元件包括reram器件元件，其在一些實施例中包括電阻率切換儲存元件——諸如反熔絲或變相材料，以及可選地控制元件——諸如二極體或電晶體。進一步以非限制性示例的方式，有源半導體存儲器元件包括eeprom和閃速存儲器器件元件，其在一些實施例中包括包含電荷儲存區域的元件——諸如浮置柵極、傳導的納米粒子或電荷儲存電介質材料。

多個存儲器元件可以被配置為使得它們串聯連接或者使得每個元件可被獨立地訪問。以非限制性示例的方式，在nand配置(nand存儲器)中的閃速存儲器器件通常包含串聯連接的存儲器元件。nand串是包括存儲器單元和選擇柵極電晶體的串聯連接的電晶體的組的示例。

nand存儲器陣列可以被配置為使得陣列由多個存儲器串構成，其中串由共享單個位線並作為一組存取的多個存儲器元件構成。可替換地，存儲器元件可以被配置為使得每個元件可被獨立地訪問，例如nor存儲器陣列。nand和nor存儲器的配置是示例的，並且可以以其它方式配置存儲器元件。

位於襯底中和/或襯底上的半導體存儲器元件可以以二維或者三維布置，諸如二維存儲器結構或三維存儲器結構。

在二維存儲器結構中，半導體存儲器元件被布置在單個平面或者單個存儲器器件級中。典型地，在二維存儲器結構中，存儲器元件被布置在基本上平行於支撐存儲器元件的襯底的主表面而延伸的平面中(例如，在x-y方向平面中)。襯底可以是在其上或其中形成存儲器元件的層的晶片，或者它可以是在存儲器元件形成之後附接到存儲器元件的載體襯底。作為非限制性示例，襯底可以包括諸如矽的半導體。

存儲器元件可以布置在有序的陣列中的單個存儲器器件級中——諸如在多個行和/或列中。但是，存儲器元件在不規則或者非正交的配置中形成陣列。存儲器元件的每一個具有兩個或多個電極或接觸線——諸如位線和字線。

三維存儲器陣列被布置為使得存儲器元件佔據多個平面或多個存儲器器件級，從而在三維中形成結構(即，在x、y和z方向中，其中z方向基本上垂直於襯底的主表面，並且x和y方向基本上平行於襯底的主表面)。

作為非限制性示例，三維存儲器結構可以被垂直地布置為多個二維存儲器器件級的堆棧。作為另一非限制性示例，三維存儲器陣列可以被布置為多個垂直的列(例如，基本上垂直地延伸到襯底的主表面的列，即，在y方向中)，其中每個列具有多個存儲器元件。列可以布置在二維配置中，例如，在x-y平面中，產生具有元件在多個垂直地堆棧的存儲器平面上的存儲器元件的三維布置。存儲器元件在三維中的其它配置也可以組成三維存儲器陣列。

以非限制性示例的方式，在三維nand存儲器陣列中，存儲器元件可以耦接在一起以在單個水平的(例如，x-y)存儲器器件級中形成nand串。可替換地，存儲器元件可以耦接在一起以形成橫穿多個水平的存儲器器件級的垂直的nand串。可以設想其它三維配置，其中一些nand串在單個存儲器級中包含存儲器元件，而其它串包含跨過多個存儲器級的存儲器元件。三維存儲器陣列也可以設計在nor配置中和在reram配置中。

典型地，在單片三維存儲器陣列中，一個或多個存儲器器件級形成在單個襯底上。可選地，單片三維存儲器陣列也可以具有至少部分在單個襯底中的一個或多個存儲器層。作為非限制性示例，襯底可以包括諸如矽的半導體。在單片三維陣列中，組成陣列的存儲器器件級的層通常形成在陣列的在下面的存儲器器件級的層上。但是，單片三維存儲器陣列的相鄰存儲器器件級的層可以被共享或者具有在存儲器器件級之間相互介入的層。

其次，二維陣列可以單獨地形成並且然後封裝在一起以形成具有存儲器的多個層的非單片存儲器器件。例如，非單片堆棧的存儲器可以通過在單獨的襯底上形成存儲器級並且然後在彼此上堆棧存儲器級來形成。可以在堆棧之前將襯底減薄或者從存儲器器件級移除，但是由於存儲器器件級初始形成在單獨的襯底之上，所以所產生的存儲器陣列不是單片三維存儲器陣列。此外，多個二維存儲器陣列或三維存儲器陣列(單片或非單片)可以形成在單獨的晶片上並且然後封裝在一起以形成疊層晶片存儲器器件。

存儲器元件的操作以及與存儲器元件的通信通常需要相關聯的電路。作為非限制性示例，存儲器器件可以具有用於控制和驅動存儲器元件以實現諸如編程和讀取的功能的電路。該相關聯的電路可以在與存儲器元件相同的襯底上和/或在單獨的襯底上。例如，用於存儲器讀取-寫入操作的控制器可以位於單獨的控制器晶片上和/或在與存儲器元件相同的襯底上。

本領域技術人員應認識到的是，該技術不限於所描述的二維和三維示例結構，而是涵蓋了本文所述的技術的精神和範圍內以及如本領域技術人員所理解的所有相關的存儲器結構。

圖1e是描繪圖1b的感測塊sb1的一個實施例的框圖。感測塊被劃分成稱為感測模塊(例如，sm0)或感測放大器的一個或多個核心部分，以及被稱為管理電路(例如，mc0)的公共部分。在一個實施例中，存在對於每個位線的單獨的感測模塊和用於一組感測模塊的公共管理電路，例如smo、smi、sm2和sm3。在組中的感測模塊中的每一個經由數據總線172與相關聯的管理電路通信。因此，存在與存儲器單元組的感測模塊通信的一個或多個管理電路。

每個感測模塊smo、smi、sm2和sm3分別包括感測電路sco、sci、sc2和sc3，通過分別確定在連接的位線bl0、bl1、bl2和bl3中的導通電流是否高於或低於預定閾值電壓(驗證電壓)來進行感測。每個感測塊smo、smi、sm2和sm3還分別包括位線鎖存器bll0、bll1、bll2和bll3，其用於設置所連接的位線上的電壓狀態。例如，在編程電壓期間，鎖存在位線鎖存器中的預定狀態將導致所連接的位線被拉至鎖定狀態(例如，1.5-3v)、緩慢編程狀態(例如，0.5-1v)或正常編程狀態(例如，0v)。

管理電路mc0包括處理器192，數據鎖存器194、195、196和197的四個示例組以及耦合在所述數據鎖存器組和數據總線120之間的i/o接口198。可以為每個感測塊提供一組數據鎖存器，並且可以包括由ldl、udl、rlsb和rmsb識別的數據鎖存器。在每個存儲器單元中存儲兩位數據的存儲器中，ldl存儲用於寫入數據的低頁(lp)的位，並且udl存儲用於寫入數據的高頁(up)的位。rlsb存儲識別用於刷新編程操作的子集的最低有效位，並且rmsb存儲識別用於刷新編程操作的子集的最高有效位。rlsb和rmsb一起定義了四個可能的位組合(00、01、10和11)，它們可以為數據狀態識別多達四個子集。還參見圖10a和10b。

也可以使用額外的數據鎖存器。例如，在每存儲器單元三位的實現方式中，可以使用一個額外的數據鎖存器來存儲數據的中間頁(mp)。每個存儲器單元四位的實現方式可以使用低-中和高-中數據鎖存器。本文提供的技術意在包含這些變體。在另外的選擇中，當其vth在其目標數據狀態的驗證電壓的特定裕度內時，另一鎖存器用於識別存儲器單元是否處於緩慢編程模式。

處理器192在讀取和編程期間進行計算。為了讀取，處理器確定存儲在所感測的存儲器單元中的數據狀態，並將數據存儲在數據鎖存器組中。對於完整編程和刷新編程，處理器讀取鎖存器以確定要寫入存儲器單元的數據狀態。

在讀取期間，系統的操作在狀態機112的控制下，狀態機112控制向尋址的存儲器單元供應的不同的控制柵極電壓。當該狀態機步進通過與存儲器支持的各種存儲器狀態(例如，狀態a、b和c)相對應的各種預定義的控制柵極電壓(例如，圖7b中的vrer/a，vra/b和vrb/c)時，感測模塊可以以這些電壓之一跳閘，並且將從感測模塊經由數據總線172提供相應的輸出給處理器192。此時，處理器192通過考慮感測模塊的跳閘事件和關於來自狀態機的經由輸入線193的所施加的控制柵極電壓的信息來確定存儲器狀態。然後，該處理器計算對於存儲器狀態的二進位編碼，並將結果數據位存儲到數據鎖存器194-197的組中。在管理電路mc0的另一個實施例中，位線鎖存器既用作鎖存感測塊的輸出的鎖存器，也用作如上所述的位線鎖存器。

一些實現方式可以包括多個處理器。在一個實施例中，每個處理器將包括一條輸出線(未示出)，使得輸出線中的每一條都被線或(wired-or)在一起。在一些實施例中，輸出線在被連接到線或(wired-or)的線之前被反轉。該配置使得可以在編程驗證過程中快速確定編程過程何時完成，因為狀態機接收線或可以確定何時被編程的所有位已經達到期望的水平。例如，當每個位已經達到其期望的電平時，該位的邏輯0將被發送到線或的線(或者數據一反轉)。當所有位輸出數據0(或數據一反轉)時，狀態機知道要終止編程過程。因為每個處理器與四個感測模塊通信，所以狀態機需要讀取四次線或的線，或者邏輯被添加到處理器192以累積相關聯的位線的結果，使得狀態機只需要讀取線或的線一次。類似地，通過正確地選擇邏輯電平，全局狀態機可以檢測第一位何時改變其狀態並相應地改變算法。

在編程或驗證操作期間，要編程的數據(寫入數據)從數據總線120被存儲在數據鎖存器194-197的組中，在lp和up數據鎖存器中。在狀態機的控制下的編程操作包括施加到所尋址的存儲器單元的控制柵極的一系列編程電壓脈衝。每個編程電壓之後是回讀(驗證)，以確定所述存儲器單元是否已被編程到期望的存儲器狀態。在某些情況下，處理器相對於所需的存儲器狀態來監視回讀存儲器狀態。當兩個狀態一致時，處理器設置位線鎖存器以使位線被拉至指定編程禁止的狀態(例如，2-3v)。這樣即使編程電壓出現在其控制柵級上，也禁止耦合到位線的存儲器單元進一步編程。在其它實施例中，處理器最初加載位線鎖存器，並且感測電路在驗證過程期間將其設置為禁止值。

數據鎖存器194-197中的每一組可以被實現為用於每個感測塊的數據鎖存器的堆疊。在一個實施例中，每個感測模塊有三個數據鎖存器。在一些實現方式中，數據鎖存器被實現為移位寄存器，使得存儲在其中的並行數據被轉換為用於數據總線120的串行數據，反之亦然。與存儲器單元的讀取/寫入塊相對應的所有數據鎖存器可以連結在一起以形成塊狀移位寄存器，使得可以通過串行傳送來輸入或輸出數據塊。具體地，讀取/寫入模塊堆被適配為使得它的數據鎖存器組中的每一個將數據順序地移入或移出數據總線，如同它們是對於整個讀取/寫入塊的移位寄存器的一部分。

圖2a描繪了u形nand實施例中的示例字線層202和204的頂視圖，作為圖1a中的blk0的示例實現方式。在3d堆疊存儲器器件中，沿著通過在堆疊中的交替的導電和電介質層延伸的存儲器孔形成存儲器單元。存儲器單元通常被布置在nand串中。每個導電層可以包括一個或多個字線層。字線層是字線的示例。

視圖是堆疊中多個wll之間的代表層。還參考圖2c，堆疊包括交替的電介質層和導電層。電介質層包括dl0至dl25，並且可以由例如二氧化矽(sio2)製成。導電層包括背柵極層(bgl)、數據存儲字線層wll0至wll19、虛擬(非數據存儲)字線層dwlla和dwllb以及選擇柵級層sgl1、sgl2和sgl3。字線層是控制層上的存儲器單元的柵極的導電路徑。此外，每個選擇柵極層可以包含到選擇柵極電晶體(例如，sgd和/或sgs電晶體)的導電線。

圖2a的字線層可以表示圖2c中的字線層中的任何一個。這些導電層可以包括例如摻雜的多晶矽——諸如鎢或金屬矽化物的金屬。可以向背柵極施加5-10v的示例電壓，以保持連接漏極側和源極側的列的導電狀態。

對於每個塊，每個導電層可以被劃分為兩個字線層202和204，兩個字線層202和204通過狹縫206彼此絕緣。通過蝕刻在堆疊中垂直延伸的空隙形成狹縫，通常從底部的蝕刻停止層直到至少堆疊的頂層，然後用絕緣材料填充狹縫。這是可能導致堆疊的頂部導電層中的電荷積累的蝕刻類型的示例。狹縫206是在塊中以鋸齒形圖案延伸的單個連續狹縫。這種方法可以提供更大的靈活性來控制存儲器單元，因為wll可以被獨立地驅動。

每個塊包括在堆疊中垂直延伸的存儲器孔或垂直延伸的柱，並且包括諸如nand串中的一列存儲器單元。每個圓圈表示與字線層相關聯的存儲器孔或存儲器單元。沿著線220的存儲器單元的示例列包括c0到c11。列c0、c3、c4、c7、c8和c11表示各個nand串的漏極側列。列c1、c2、c5、c6、c9和c10表示各個nand串的源級側列。該圖表示簡化，通常將使用更多行的存儲器孔，在圖中向右和向左延伸。此外，這些圖不一定是按比例的。存儲器單元的列可以被布置在諸如子塊的子集中。

另外，以組合布置nand串，其中組中的每個nand串具有擁有公共控制柵極電壓的sgd電晶體。另參見圖2b。區域201、203、205、207、208和210各自表示一組nand串或字線層中的一組存儲器單元。例如，區域210包括nand串ns0、...、ns0-14。編程操作可以涉及一組nand串。組中的每個nand串可以與獨立控制的相應位線相關聯，以允許或禁止編程。

附圖並不是按比例的，並且沒有示出所有存儲器列。例如，如圖所示更實際的塊可能在y方向上具有十二個存儲器列，但是在x方向上具有非常大的數量，例如32k個存儲器列，塊中總共有384,000個存儲器列。使用u形nand串，本例中提供了192k個nand串。使用直的nand串，在該示例中提供了384,000個nand串。假設每列有二十四個存儲器單元，組中有384,000x24＝9,216,000個存儲器單元。

圖2b描繪了與圖2a一致的示例選擇柵級層部分的頂視圖。在一種方法中，選擇柵極層215不同於wll在於，選擇柵極層為nand串中的每一組提供單獨的sgd層部分或線。也就是說，沿x方向延伸的sgd電晶體中的每一個被分別地控制。換句話說，nand串中的每一組的sgd電晶體的控制柵極被共同地控制。

另外，在一個方法中，為在x方向上延伸的一對sgs電晶體(對於相鄰的nand串組)提供sgs層部分或線。可選地，使用額外的狹縫，使得為在x方向上延伸的單行sgs電晶體提供單獨的sgs層部分。因此，一對sgs電晶體或單行sgs電晶體中的sgs電晶體的控制柵極也被共同地控制。

sgs和sgd層部分由於狹縫239、240、241、242、243、245、247和248而產生。如圖2c中的示例狹縫241所描繪，狹縫沿堆疊部分向下延伸。區域227、228、229、232、233和237分別表示sgd線216、218、219、223、224和226中的sgd電晶體。區域253和254、255和257以及258和259分別表示sgs線217、221和225中的sgs電晶體。區域255和257、258和259分別表示sgs層部分221和225中的sgs電晶體。來自圖2a的部分209被重複以用作參考。

選擇柵極電晶體與nand串ns0-ns5相關聯。

圖2c描繪了堆疊231的實施例，其示出了圖2a的沿著線220的部分209的橫截面圖，其中提供三個選擇柵極層sgl1、sgl2和sgl3。在這種情況下，狹縫向下延伸至dl22，使得在每個nand串的每列中形成三個單獨的選擇柵極電晶體層。堆疊具有頂部287和底部238。

在一種方法中，選擇柵極的導電層可以具有與存儲器單元的導電層相同的高度(溝道長度)。這有助於存儲器器件的製造。在列中，單獨的選擇柵極電晶體一起等效於具有是單獨的選擇柵極電晶體的溝道長度之和的溝道長度的一個選擇柵極電晶體。另外，在一種方法中，列中(例如，層sgl1，sgl2和sgl3中)的選擇柵極電晶體在操作期間被連接並接收公共電壓。sgs電晶體可以具有與sgd電晶體類似的結構。另外，sgs和sgd電晶體可以具有與存儲器單元電晶體類似的結構。

在一種方法中，襯底可以是p型，並且可以提供連接到頂部選擇柵極層的接地。通孔(via)244將c0和ns0的漏極側連接到位線288。通孔262將c1和ns0的源級側連接到源極線289。背柵極263、264、265和266分別在nso、ns1、ns2和ns3中提供。

區域d1、d2、d3和d4表示sgd電晶體，並且區域s1、s2、s3和s4表示sgl1中的sgs電晶體。

圖2d描繪了圖2c的堆疊231的選擇柵極層和字線層的可替換的視圖。sgl層sgl1、sgl2和sgl3的每一個包括與一組nand串的漏極側(由實線示出)或源極(由虛線示出)相關聯的選擇柵極線的平行的行。例如，sgl1包括與圖2b一致的漏極側選擇柵極線216、218、219、223、224和226以及源極側選擇柵極線217、221和225。在一種方法中，可以獨立地控制每個選擇柵極線。

以下，sgl層是字線層。每個字線層包括連接到nand串的漏極側上的存儲器單元(背柵極和漏極端之間的nand串的一半)的漏極側字線和連接到nand串的源極側上的存儲器單元(背柵極和源極之間的nand串的一半)的源級側字線。例如，dwll1、dwll2、wll19、wll18和wll17分別包括漏極側字線270d、271d、272d、273d和274d以及源極側字線270s、271s、272s、273s和274s。

wll3、wll2、wll1和wll0分別包括漏極側字線275d、276d、277d和278d，並且分別包括源極側字線275s、276s、277s和278s。在一種方法中，可以獨立地控制每個字線。

在示例編程操作中，源級側字線272s是塊中的第一編程字線，並且漏極側字線272d是塊中的最終編程字線。

圖3a描繪了在直的nand串實施例中圖1a的塊blk0的示例字線層304的頂視圖。在這種配置中，nand串只有一列，如在u形nand串中，源極側選擇柵極位於列的底部，而不是在頂部。另外，塊的給定層具有連接到該層的存儲器單元中的每一個的一個wll。絕緣材料填充的狹縫346、347、348、349和350也可用於製造工藝中，以便在通過溼蝕刻去除未摻雜的多晶矽層並沉積電介質以形成交替的電介質層時，為堆疊提供結構的支撐。虛線305延伸穿過列c12-c17。圖3c1中示出了沿著部分307的線305的橫截面視圖。

區域340、341、342、343、344和345表示各組nand串的存儲器單元(如圓圈)。例如，區域340表示nand串ns0a、…、nsoa-14中的存儲器單元。額外的nand串包括ns1a、ns2a、ns3a、ns4a和ns5a。

或者，層304表示sgs層，在這種情況下，每個圓圈代表sgs電晶體。

圖3b描繪了與圖3a一致的示例sgd層362的頂視圖。狹縫357、358、359、360和361將sgd層劃分成部分363、364、365、366、367和368。每個部分連接一組nand串中的sgd電晶體。例如，sgd層部分363或線連接nand串ns0a至ns0a-14組中的sgd電晶體。區域351、352、353、354、355和356分別表示sgd層部分363、364、365、336、367和368中的各組nand串的sgd電晶體(如圓圈)。來自圖3a的部分307也被重複。選擇柵極電晶體與nand串ns0a-ns5a相關聯。

圖3c1描繪了圖3a的沿著線305的部分307的橫截面圖的堆疊376的實施例，其中提供三個sgd層，三個sgs層和虛擬字線層dwll1和dwll2。對應於nand串ns0a-ns3a的存儲器單元的列被描繪在多層堆疊中。堆疊包括襯底101、襯底上的絕緣膜250以及源極線sl0a的部分。sgd線子集中的額外的直的nand串延伸(例如沿著x軸)在橫截面中所描繪的nand串之後。ns0a具有源極端sea和漏極端dea。還描繪了來自圖3a的狹縫346、347和348。還描繪了位線bl0a的部分。導電通孔373將dea連接到bl0a。這些列形成在存儲器孔mh0-mh4中。存儲器孔是柱形的，並且至少從堆疊的頂部370到底部371延伸。

源極線sl0a連接到每個nand串的源極端。sl0a也連接到在x方向上位於這些nand串之後的其它存儲器串組的組。

字線層——例如wll0-wll23，以及電介質層——例如dl0-dl24，被交替布置在堆疊中。sgs電晶體369、372、374和375形成在sgs1層中。

在圖4a中更詳細地示出了堆疊的區域246。在圖4c中更詳細地示出了堆疊的區域410。區域dla、d2a、d3a和d4a表示sgd電晶體。

圖3c2描繪了沿存儲器孔高度的其寬度的變化。由於用於創建記憶孔的蝕刻工藝，存儲器孔的橫截面寬度(例如直徑)可以沿其高度變化。這是由於非常高的縱橫比(aspectratio)。例如，約25-30的深度與直徑比是常見的。通常，直徑從存儲器孔的頂部到底部逐漸變小。在一些情況下，如圖所示，在孔的頂部發生輕微的變窄，使得直徑在從存儲器孔的頂部到底部逐漸變小之前變得稍微變寬。

由於存儲器孔的寬度和形成在存儲器孔中的垂直柱的寬度的不均勻，存儲器單元的編程和擦除速度可以基於它們沿存儲器孔的位置而變化。具有較小直徑的存儲器孔，跨隧道層的電場較強，使得編程和擦除速度更高。

在這種情況下，存儲器單元沿著存儲器器件中的垂直延伸的存儲器孔(mh0-mh7)布置，並且垂直延伸的存儲器孔的寬度沿存儲器器件的高度變化。

圖3d描繪了圖3c的堆疊376的選擇柵極層和字線層的可替換的視圖。sgd層sgd1和sgd2各自包括與nand串組的漏極側相關聯的選擇柵極線的平行的行。例如，sgd1包括與圖3b一致的漏級側選擇柵極線363、364、365、366、367和368。一種方法中，可以獨立地控制每個選擇柵極線。

sgd層以下是字線層。在一種方法中，每個字線層表示字線，並且其連接到堆疊中給定高度的存儲器單元組。例如，dwll3、dwll4、wll22、wll21、wll20和wll19分別表示字線399、398、397、396、395和394。wll2、wll1、wll0和dwll5分別表示字線393、392、391和390。在一種方法中，可以獨立地控制每個字線。

字線層下方是sgs層。sgs層sgs1和sgs2各自包括與nand串組的源極側相關聯的選擇柵極線的平行的行。例如，sgs1包括源極選擇柵極線380、381、382、383、384和385。在一種方法中，可以獨立地控制每個選擇柵極線。

在示例編程操作中，源級側字線391是塊中的第一編程字線，漏極側字線397是塊中的最終編程字線。

圖4a描繪了圖3c1的區域246的視圖，其示出了虛擬存儲器單元(dmc)和數據儲存存儲器單元(mc)之上的sgd電晶體dla、d1al和dla2。可以沿著列的側壁並在每個字線層內沉積多個層。這些層可以包括例如使用原子層沉積被沉積的氧化物-氮化物-氧化物(o-n-o)和多晶矽層。例如，該列包括諸如氮化矽(sin)或其它氮化物的電荷捕獲層或膜(ctl)403、隧道層(tl)404、多晶矽體或溝道(ch)405和介電核心(dc)406。字線層包括塊狀氧化物(box)402、塊狀高k材料401、阻擋金屬400以及諸如w399的導電金屬作為控制柵極。例如，分別為sgd電晶體dla、dlal和dla2，虛擬存儲器單元dmc和存儲器單元mc提供控制柵極cg1a、cglal、cgla2、cgla3和cgla4。在另一種方法中，除了金屬之外的所有這些層都提供在列中。在整個列中類似地形成其它存儲器單元。存儲器孔中的層形成nand串的柱狀有源區(aa)。

在選擇柵極電晶體和數據儲存存儲器單元之間使用一個或多個虛擬存儲器單元是有用的，因為對於與選擇柵極電晶體相鄰或接近的存儲器單元的編程幹擾可以是較大的。這些邊緣單元由於對禁止的nand串的選擇柵極電晶體的電壓的限制而具有較低的溝道升壓量。具體地，為了提供非導電狀態的選擇柵極電晶體，相對較低的電壓被施加到它們的控制柵極，導致在這些選擇柵極電晶體旁邊的溝道區域中相對較低的溝道升壓量。因此，邊緣單元旁邊的溝道的區域因此也具有相對較低的溝道升壓量。相反，非邊緣單元旁邊的存儲器單元可以接收相對高的通過電壓，因為這些單元被提供在導電狀態，會導致相對較高的溝道升壓量。

當存儲器單元被編程時，電子被存儲在與存儲器單元相關聯的ctl的一部分中。這些電子從溝道被吸入到ctl中，並通過隧道層(tl)。存儲器單元的vth與存儲的電荷的量成比例地增加。在擦除操作期間，電子返回到溝道。

存儲器孔中的每一個可以被填充多個包含塊狀氧化物層、電荷俘獲層、隧道層和溝道層的環形層。存儲器孔中的每一個的核心區域填充有主體材料，並且多個環形層位於存儲器孔中的每一個中的核心區域和wll之間。

圖4b1描繪了圖4a的沿線444的區域246的橫截面視圖。在一種可能的方法中，除了作為圓柱體的核心填料之外，每個層都是環形的。

圖4b2描繪了圖4b1的隧道層404的特寫視圖，其示出了氧化物404a、氮化物404b、氧化物404c配置。

圖4c描繪了圖3c2的nand串的區域410的放大視圖。當通過相應字線將編程電壓施加到存儲器單元的控制柵極時，產生電場。在mc0中，電場使電子從溝道405隧穿到電荷捕獲層403的區域470中。類似地，對於mc1，電場使電子從溝道405隧穿到電荷捕獲層403的區域460中。電子進入電荷捕獲層的移動由指向左側的箭頭表示。電子用圓圈表示，其中圓圈內有破折號。

當隨後回讀所選字線上的存儲器單元時，在感測電路確定存儲器單元是否處於導電狀態時，控制柵極讀取被施加到存儲器單元的電壓如vre/a、vra/b和vrb/c。同時，讀通電壓vread(例如，8-9v)被施加到剩餘的字線上。

然而，如一開始所述，回讀操作的準確性可以因存儲器單元中的電荷損失而受損。電荷損失的一種類型涉及從電荷捕獲層逃逸(de-trapping)。例如，電子452是從電荷捕獲區域470逃逸的電荷的示例，降低了mc0的vth。電子453是保留在電荷捕獲區域470中的電荷的示例。另一種類型的電荷損失涉及從隧道層逃逸。例如，電子452a是從隧道層404逃逸的電荷的示例。

mc1具有漏極drlb、源極sr1b和控制柵極cg1。

圖5a描繪了包含平坦的控制柵極和電荷捕獲區域的存儲器單元的字線方向的橫截面圖，作為圖1b的存儲器結構126中的存儲器單元的2d示例。電荷捕獲存儲器可以用於nor和nand閃速存儲器器件。與使用諸如摻雜的多晶矽的導體存儲電子的浮置柵極mosfet技術相反，該技術使用諸如氮化矽膜的絕緣體來存儲電子。作為示例，字線(wl)524跨越包括相應溝道區域506、516和526的nand串延伸。字線的部分提供控制柵極502、512和522。字線下方是多晶矽介電(ipd)層528、電荷俘獲層504、514和521、多晶矽層505、515和525以及隧道層(tl)層509、507和508。每個電荷捕獲層在相應的nand串中連續延伸。

存儲器單元500包括控制柵極502、電荷捕獲層504、多晶矽層505和溝道區域506的部分。存儲器單元510包括控制柵極512、電荷捕獲層514、多晶矽層515和溝道區域516的部分。存儲器單元520包括控制柵極522、電荷俘獲層521、多晶矽層525和溝道區域526的部分。

另外，可以使用平坦的控制柵極來代替圍繞浮置柵極的控制柵極。一個優點是相比於浮置柵極電荷捕獲層可以被製成更薄。此外，存儲器單元可以被放置得更靠近在一起。

圖5b描繪了圖5a中的沿線559的橫截面圖，其示出了具有平坦控制柵極和電荷捕獲層的nand串530。nand串530包括sgs電晶體531、示例存儲元件500、532、...、533和534以及sgd電晶體535。在一個選擇中，如主要結合3d存儲器件所討論的，sgd電晶體可以被偏置以在擦除操作期間產生gidl。在另一種選擇中，可以將襯底直接偏置以提供溝道電壓，而字線被偏置在負電壓。

nand串可以形成在包括p型襯底區域555、n型阱556和p型阱557的襯底上。n型源極/漏極擴散區域sd1、sd2、sd3、sd4、sd5、sd6和sd7形成在p型阱557中。溝道電壓vch可以被直接施加到襯底的溝道區域。存儲器單元500包括控制柵極502和在電荷俘獲層504、多晶矽層505、隧道層509和溝道區域506之上的ipd部分528。存儲器單元532包括在電荷俘獲層504、多晶矽層505、隧道層509和溝道區域506之上的控制柵極536和ipd部分537。

例如，控制柵極層可以是多晶矽，並且隧道層可以是氧化矽。ipd層可以是諸如alox(氧化鋁)或hfox(氧化鉿)的高k電介質的堆疊，這有助於增加控制柵極層和電荷俘獲或電荷存儲層之間的耦合比。例如，電荷捕獲層可以是氮化矽和氧化物的混合物。浮置柵極存儲器單元和平坦的存儲器單元之間的差異是電荷存儲層的高度。通常的浮置柵級高度可以是約100nm，而電荷捕獲層可以小至3nm，並且多晶矽層可以為約5nm。

sgd和sgs電晶體具有與存儲元件相同的配置，但是具有較長的溝道長度以確保電流在禁止的nand串中截止。

在該示例中，層504、505和509在nand串中連續延伸。在另一種方法中，可以去除位於控制門502、512和522之間的層504、505和509的部分，暴露溝道506的頂表面。

圖5c描繪了圖5b的nand串的部分540的放大視圖。電荷俘獲層504包括分別直接位於存儲器單元500和532的下方和存儲器單元500和532的旁邊的區域541和543。電荷損失可以以與3d存儲器器件中類似的方式在2d存儲器器件中發生。電子551是從電荷捕獲區域541去捕獲的電荷的示例，降低了存儲器單元500的vth。電子552是保留在電荷捕獲區域541中的電荷的示例。電子551a是從隧道層509逃逸的電荷的示例。

圖6a描繪了用於操作存儲器器件的過程，其中完整編程操作之後是刷新編程操作。步驟600包括對存儲器單元組進行完整的編程操作以將寫入數據存儲到該組存儲器單元中。可以在一個或多個編程通過中將存儲器單元從擦除狀態編程到不同的目標數據狀態。例如，編程通過可以涉及從初始編程脈衝開始，並且在多個編程循環的每個循環中遞增編程脈衝，將一系列編程脈衝施加到存儲器單元組。通常，在每個編程循環中進行驗證測試。當存儲器單元的vth超過連接到該組存儲器單元的字線上的控制柵極電壓時，通過驗證測試。當要編程到目標數據狀態的所有或幾乎所有的存儲器單元都通過相應的驗證測試時，完成完整的編程操作。例如，參見圖7a、7b、8a和8b。

在完成完整編程操作之後，判定步驟601確定是否滿足準則以檢查該組存儲器單元的數據保留。例如，該準則可以包括通過特定的時間量，例如數天、數周或數月。在一種方法中，由圖13a的時間線中的虛線方格描述，數據保留檢查在完成完整編程操作後以均勻的時間間隔發生。例如，數據保留檢查對於所有目標數據狀態發生。

當存儲器單元組隨後被擦除並用於存儲新數據時，在另一個完整編程中，時間線被重置為零。在另一種方法中，由圖13a的時間線中的實線方格描述，數據保留檢查在完成完整編程操作後以逐漸縮短的時間間隔發生。這是基於這樣的理論，在完成完整編程操作後電荷損失以與時間成比例的更快的速率發生，從而隨著時間的推移，數據保留的檢查應該更加頻繁地發生。這避免了過度的電荷損失，其可能導致不可校正的讀取錯誤。

在另一種方法中，由圖13b的時間線描述，每當存儲器器件中的溫度超過閾值溫度達特定的時間累積量時，數據保留檢查就會發生。這是基於這樣的理論，即電荷損失主要發生在溫度高於閾值溫度的時候，因此對於數據保留檢查的時間應該基於溫度超過閾值溫度的時間的測量。

在另一種方法中，由圖13c的時間線1310、1312和1314描述，數據保留檢查對於不同數據狀態在不同時間和頻率上發生。例如，數據保留檢查對於c狀態在時間線1310中發生四次，對於b狀態在時間線1312中發生兩次，對於a狀態在時間線1314中發生一次。這三個時間線覆蓋同一時間段id。對於a和b狀態的數據保留檢查可選地與對於c狀態的數據保留檢查對齊。這是基於對於較高數據狀態的電荷損失較高的理論，使得對於較高數據狀態的數據保留檢查的時間應早於對於較低數據狀態的數據保留檢查的時間。

如果判定步驟601為假，則到達等待步驟602，之後可以再次評估判定步驟601。如果判定步驟601為真，則到達步驟603。該步驟涉及進行感測操作以識別組中的存儲器單元的數據狀態，並且基於vth中的降檔量將存儲器單元分類到對於每個目標數據狀態的子集。感測操作可以包括ecc解碼。例如，參見圖7c和8c。對於一個或多個目標數據狀態，步驟603a包括識別不被刷新編程的存儲器單元的第一子集，以及識別將以不同量被刷新編程的其它子集(例如，第二、第三...)。步驟604包括基於目標數據狀態和vth中的降檔量進行不同量的對於子集的刷新編程。例如，參見圖7d。用於子集的刷新編程可以涉及施加一個或多個編程脈衝，直到對於該子集的驗證測試通過(步驟604a)。這是一種自適應方法，其確保子集的存儲器單元的vth已經超過驗證電壓。或者，對於子集的刷新編程可以涉及施加固定數量的一個或多個編程脈衝，而不對子集進行驗證測試(步驟604b)。這是一種非自適應方法，其中編程脈衝的數量、大小和/或持續時間被設置為在vth中提供期望的升檔。這種方法可以節省時間，因為避免了驗證操作。可以分別為每個子集選擇步驟604a或604b。

許多變化是可能的。例如，可能使用步驟604a來刷新編程一個目標數據狀態的所有子集，並且使用步驟604a來刷新編程另一個目標數據狀態的所有子集。還可能使用步驟604a來刷新編程一個目標數據狀態的一個或多個子集，並且使用步驟604b來刷新編程一個目標數據狀態的一個或多個其它子集。另外，當刷新編程目標數據狀態的子集時，步驟604a中使用的編程脈衝可以與步驟604b中使用的編程脈衝分開或相同。

圖6b描繪了用於進行與圖6a的步驟603一致的感測操作的處理。步驟610包括進行讀取操作以識別組中的存儲器單元的數據狀態，以及基於讀取結果更新與存儲器單元相關聯的鎖存器。例如，參見圖7c、8d和10b。在圖7b中，可以通過使用vrer/a、vra/b和vrb/c的控制柵極電壓來讀取存儲器單元以識別數據狀態er、a、b和c。例如，具有vth<vrer/a的存儲器單元處於e狀態；具有vrer/a<vth<vra/b的存儲器單元處於a狀態；具有vra/b<vthvrb/c的存儲器單元處於c狀態。在一些情況中，識別使用ecc解碼校正的存儲器單元的子集。由於ecc解碼而校正(例如翻轉)一個或多個位的存儲器單元是校正的存儲器單元。

即使當存儲器單元被讀取為處於另一數據狀態時，ecc解碼也可以確定存儲器單元應該處於某個數據狀態。例如，指示b狀態存儲器單元的vthvvc的c狀態單元分類到不需要刷新編程的子集，並且將具有vth<vvc的c狀態單元分類到需要刷新編程的子集。在其它情況下，對於目標數據狀態的附加讀取操作的最高控制柵極電壓以一定裕度(例如，圖14d或14e中的δva，δvb或δvc)低於狀態的驗證電壓。作為結果，例如，vvc-δvc<vth<vvc的c狀態單元被認為具有較少量vth降檔並且不被刷新編程。這些c狀態單元與vvcvrc1，則c狀態的存儲器單元在第一子集(csub1)中，如果vrc2<vth<vrc1，則在第二子集(csub2)中，如果vrb/c<vth<vrc2，則在第三子集(csub3)中，或者如果vth<vrb/c，則在第四子集(csub4)中。

注意，在相鄰數據狀態之間區分的讀取電平也可以可選地用作子集的邊界，如這裡所做的那樣。例如，vrb/c是csub4的上邊界和csub3的下邊界。在一種方法中，vth分布730d的部分731表示其中這些單元未被刷新編程的vrcl<vth<vvc的存儲器單元。可選地，圖7c可以通過將vrcl與vvc融合來修改圖7c。其它狀態也可能會出現類似的融合。

如果vrb1<vth<vrb/c，則b狀態的存儲器單元在第一子集(bsubl)中，如果vrb2<vth<vrb1，則在第二子集(bsub2)，或如果vra/b<vth<vrb2則在第三子集(bsub3)。也可以為其中vth<vra/b的b狀態單元定義第四子集。在一種方法中，vth分布720d的部分721表示其中vrb1<vth<vvb的存儲器單元，其中這些單元未被刷新編程。

如果vral<vth<vra/b，則a狀態的存儲器單元在第一子集(asubl)中，或如果vre/a<vth<vra1，則在第二子集(asub2)。也可以為vth<vre/a的a狀態單元定義第三子集。在一種方法中，vth分布710d的部分711表示其中vra1<vthvrgsl、vrgs2<vth<vrgsl、vrf/g<vth<vrgs2和vthvrfs1、vrfs2<vth<vrfs1、vre/f<vth<vrfs2和vthvresl、vres2<vth<vresl、vrd/e<vth<vres2和vthvrdsl、vrc/d<vth<vrdsl和vthvrcsl、vrb/c<vth<vrcs1和vthvvb、vra/b<vth<vvb和vthvva、vrer/a<vth<vva和vth<vrer/a的存儲器單元分別具有第一、第二和第三子集。

在這個示例中，初始驗證電壓vva和vvb分別用作a和b狀態的子集邊界，而初始驗證電壓vvc、vvd、vve、vvf和vvg分別不用作c、d、e、f和g狀態的子集邊界。

刷新編程可以使用或可以不使用與四狀態存儲器器件相關而討論的驗證測試。

圖9描繪了根據存儲器單元的目標數據狀態和vth降檔量分類的存儲器單元的示例子集。組950分別包括存儲器單元900-915和相關聯的位線920-935。在簡化的示例中，各種子集(「sub」)彼此相鄰，並且與圖7c一致地被標記。存儲器單元900-903位於esub中，該子集包括所有擦除狀態的存儲器單元。存儲器單元904和905在a狀態的第一子集asub1中。存儲器單元906和907在a狀態的第二子集aub2中。存儲器單元908和909在b狀態的第一子集bsub1中。存儲器單元910在b狀態的第二子集bsub2中。存儲器單元911在b狀態的第三子集bsub3中。存儲器單元912、913、914和915分別在c狀態的第一、第二、第三和第四子集csub1、csub2、csub3和csub4中。

如所提到的，存儲器單元的一部分(第一子集)將不進行刷新編程，而其它子集將進行刷新編程。

圖10a描繪了與圖6a的步驟600一致的在完整編程操作期間的數據鎖存器中的位組合的示例。如所提到的，例如結合圖1e，數據鎖存器組可以與每個位線相關聯，因此與連接到字線的存儲器單元組中的每個存儲器單元相關聯。在完整編程期間，apgm、bpgm和cpgm分別表示要被編程為a、b或c狀態的存儲器單元的位組合。此時，鎖存器ldl和udl分別存儲識別目標數據狀態的較低頁位和較高頁位。ainh，binh和cinh分別表示已經完成對a、b或c狀態的編程的存儲器單元的位組合，並且在編程操作中被禁止進一步編程。此時，無論目標數據狀態如何，鎖存器ldl和udl分別為1和1。e表示對於擦除狀態存儲器單元的位組合。x表示其值不重要的位。

圖10b描繪了與圖6a一致的在感測操作之後的數據鎖存器中的位組合的示例，該感測操作在刷新編程操作之前將存儲器單元分類成子集。當結合數據保留檢查來感測存儲器單元組時，鎖存器ldl和udl被更新以識別存儲器單元的目標數據狀態。例如，對於asubl和asub2中的a狀態單元，ldl和udl分別為1和0。對於bsubl、bsub2和bsub3中的b狀態單元，ldl和udl分別為0和0。對於csubl，csub2，csub3和csub4中的c狀態單元，ldl和udl分別為0和1。此外，鎖存器rlsb和rmsb存儲兩個數據位，用於識別目標數據狀態的多達四個子集。在這個示例中，rlsb和rmsb分別為0和0，以識別目標數據狀態的第一子集(例如，asubl、bsubl和csubl)。rlsb和rmsb分別為1和0，以識別目標數據狀態的第二子集(例如，asub2、bsub2和csub2)。rlsb和rmsb分別為0和1，以標識目標數據狀態的第三子集(例如，bsub3和csub3)。rlsb和rmsb分別為1和1，以識別目標數據狀態的第四子集(例如，csub4)。

在圖11a-12c中，橫軸描繪了時間或編程循環，以及縱軸描繪了vcg，即被選擇用於完整編程或刷新編程的字線上的電壓。

圖11a描繪了在與圖6a的步驟600一致的示例完整編程操作中施加到字線的電壓。完整的編程操作將存儲器單元從擦除狀態編程到不同的目標數據狀態，而刷新編程操作從由於隨時間發生的電荷損耗稍微低於目標數據狀態，但是高於擦除狀態的vth電平，來編程存儲器單元。編程操作包括一系列波形1100。對每個目標數據狀態進行增量步進脈衝編程。這個示例還基於編程循環進行驗證測試。例如，分別在循環1-4、3-7和5-9中驗證a，b和c狀態單元。示例驗證波形1110包括vva處的a狀態驗證電壓。示例驗證波形1111分別包括vva和vvb處的a和b狀態驗證電壓。示例驗證波形1113分別包括vvb和vvc處的b和c狀態驗證電壓。示例驗證波形1114包括vvc處的c狀態驗證電壓。還描繪了編程脈衝1101-1109。初始編程脈衝具有vpgm_init的大小。編程脈衝通常是以一個或多個步階從初始值(例如0v)增加到峰值，並且然後回到初始值的波形。

圖11b描繪了在與圖6a的步驟604a一致的示例刷新編程操作中施加到字線的電壓，其中施加一個或多個編程脈衝直到通過對於c狀態存儲器單元的不同子集的驗證測試。在一種方法中，單獨刷新編程具有不同目標數據狀態的存儲器單元。例如，可以刷新編程c狀態單元，接著是b狀態存儲器單元，然後是a狀態存儲器單元。可以對於每個目標數據狀態優化初始編程脈衝的大小和步階以及持續時間。通常，當目標數據狀態相對較高時，初始編程脈衝的大小相對較高。用於c狀態的刷新編程操作包含一系列波形1120。進行增量步進脈衝編程。波形包括編程脈衝1121-1124。示例驗證波形1130分別包含對於c狀態的第二、第三和第四子集的驗證電壓vvc2、vvc3和vvc4。

圖11c描繪了在與圖6a的步驟604a一致的示例刷新編程操作中施加到字線的電壓，其中施加一個或多個編程脈衝直到通過對於b狀態存儲器單元的不同子集的驗證測試。b狀態的刷新編程操作包含一系列波形1140。進行增量步進脈衝編程。波形包括編程脈衝1141-1143。示例驗證波形1150分別包含對於b狀態的第二和第三子集的驗證電壓vvb2和vvb3。

圖11d描繪了在與圖6a的步驟604a一致的示例刷新編程操作中施加到字線的電壓，其中施加一個或多個編程脈衝直到通過對於a狀態存儲器單元的子集的驗證測試。對於a狀態的刷新編程操作包含一系列波形1160。進行增量步進脈衝編程。波形包括編程脈衝1161和1162。示例驗證波形1170包含用於a狀態的第二子集的驗證電壓vva2。

注意，可以基於數據狀態的單元的vth分布來自適應地設置對於該數據狀態的子集的數量。例如，圖7c示出了a狀態vth分布的下尾的底部高於vrer/a，使得沒有單元具有vth<vrer/a。因此，不需要用於其中vth<vrer的a狀態的存儲器單元的子集，並且用於a狀態的刷新編程的波形不需要使用特定於這樣的子集的驗證電壓。然而，另一個數據保留檢查可以示出a狀態vth分布的下尾低於vrer/a，使得應當對具有vthδvb>δva)，該裕度可能較大。這種方法可以導致每個目標數據狀態中大致相等的存儲器單元部分不進行刷新編程。

在圖14d和14e中，縱軸表示刷新編程期間的驗證電壓。在完整編程期間的初始驗證電壓vva、vvb和vvc被描述以作參考。

在圖14d中，每個目標數據狀態具有使用相應的驗證電壓刷新編程的三個存儲器單元的子集。例如，a狀態具有驗證電壓vva2(例如，如圖7d所描繪的)，vva3和vva4(圖7d中未描繪)。b狀態具有驗證電壓vvb2和vvb3(例如，如圖7d所描繪的)和vvb4(圖7d中未描繪)。c狀態具有驗證電壓vvc2，vvc3和vvc4(例如，如圖7d所描繪的)。如所提到的，在刷新編程期間使用高於初始驗證電壓的驗證電壓可以是有所幫助的。例如，刷新編程期間的最低驗證電壓可以超過對於每個目標數據狀態的初始驗證電壓(例如，vva2>vva，vvb2>vvb和vvc2>vvc)。可選地，刷新編程期間的最低驗證電壓超過對於每個目標數據狀態的初始驗證電壓的量可以是目標數據狀態的函數。例如，當目標數據狀態相對較高(例如，vvc2-vvc>vvb2-vvb>vva2-vva)時，刷新編程期間的最低驗證電壓超過初始驗證電壓的量可以相對較大。這有助於為更可能經歷電荷損失的較高狀態的存儲器單元提供額外的升檔。

可選地，刷新編程期間的最低驗證電壓超過初始驗證電壓的量對於所有目標數據狀態是相同的。

圖14e是示出了在刷新編程期間對於不同目標數據狀態作為感測到的vth降檔的函數的驗證電壓的曲線圖，其中c狀態具有三個被編程刷新的子集，b狀態具有兩個被編程刷新的子集，並且a狀態具有一個被刷新編程的子集，與圖6a的步驟604a以及圖7d一致。因此，被刷新編程的子集的數量是目標數據狀態的函數。具體地，對於相對較高的目標數據狀態，刷新編程的子集的數量相對較高。還參見圖14g。a狀態具有驗證電壓vva2，b狀態具有驗證電壓vvb2和vvb3，c狀態具有驗證電壓vvc2、vvc3和vvc4。

圖14e指示控制電路可以被配置為：(a)進行涉及存儲器單元組的完整編程操作，將存儲器單元編程為多個目標數據狀態(a、b、c)的完整編程操作，多個目標數據狀態包含具有相關聯的驗證電壓(vvc)的相對高的目標數據狀態和具有相關聯的驗證電壓(vva)的相對低的目標數據狀態；(b)確定滿足用於檢查存儲器單元組的數據保留的準則；(c)當滿足準則時：(a)識別存儲器單元的子集的數量n1>1，其中該存儲器單元被編程為相對高的目標數據狀態並且具有低於相對高的目標數據狀態的驗證電壓的閾值電壓，n1個子集中的每一個子集與nl個相鄰閾值電壓範圍當中的不同閾值電壓範圍相關聯，並且(a)識別存儲器單元的子集的數量n2>＝1，其中該存儲器單元被編程為相對低的目標數據狀態的以及具有低於相對低的目標數據狀態的驗證電壓的閾值電壓，其中n2δvb>δva)時，在沒有刷新編程的情況下允許的vth中的降檔可以相對較大。

圖14g是示出與圖14e一致的要進行刷新編程的子集的數量的曲線圖。如在圖14e中所示，當目標數據狀態相對較高時，被刷新編程的子集的數量可以相對較高。

圖14h是示出與圖6a的步驟604b一致的在刷新編程期間作為目標數據狀態的函數的編程脈衝的數量的曲線圖。如在圖12a1，12b和12c中所示，相對較高數量的編程脈衝可以被用於相對較高的目標數據狀態。

圖14i是示出與圖6a的步驟604a或604b一致的在刷新編程期間作為目標數據狀態的函數的初始vpgm的曲線圖。如圖12a1、12b和12c所示，對於相對較高的目標數據狀態，初始編程脈衝的大小可以相對較高。或者，當在對於目標數據狀態的刷新編程期間所有編程脈衝具有相同的大小時，對於較高的目標數據狀態，編程脈衝的大小可以相對較高。

圖15a描繪了與圖2c和3c1的存儲器器件一致的nand串的電路圖。與圖3c1一致的示例nand串ns0a(或與圖2c一致的ns0)包括sgd電晶體1501、1502和1503、漏極側的虛擬存儲器單元1504、數據儲存存儲器單元1505、...、1506、源極側虛擬存儲器單元1507和sgs電晶體1508、1509和1510。位線1512將nand串的漏極端連接到感測電路1500，感測電路1500用於在涉及選擇柵級電晶體和存儲器單元的操作期間感測nand串。源極線1511連接到nand串的源極端。電壓驅動器可以用於提供所描繪的電壓。例如，將vsg施加到可選地彼此連接的sgd電晶體的控制柵極，並將vsg施加到可選地彼此連接的sgs電晶體的控制柵極。vsg也可以被施加到虛擬存儲器單元1504和1507。此外，假設要進行數據保留檢查的存儲器單元組被連接到wll22。存儲器單元1504是組中的示例存儲器單元。在對於該組的感測操作期間，將控制柵極電壓vcgr施加到wll22，並且將通過電壓vpass施加到諸如連接到wll0的存儲器單元1506的剩餘存儲器單元。vcgr可以具有不同的值，例如結合圖7c、7d和8c所討論的。vbl是位線電壓，vsl是源極線電壓。i_nand是nand串中感測到的電流。在驗證測試期間可以感測該電流。

圖15b描繪了圖15a的存儲器單元1506的電路圖。存儲器單元包括多個端，該多個端包括可以具有電壓vbl的漏極(d)端，可以具有電壓vs1的源極(s)端，可以具有電壓vcg的控制柵極(cg)端並且可以具有電壓vch的(ch)端。

在圖16a-16c中，橫軸表示vth，縱軸表示對數尺度上的存儲器單元的數量。

圖16a描繪了在擦除狀態和c狀態的存儲器單元組的測試數據，示出了在緊接編程之後的初始vth分布1600、完整序列重新編程之後的降檔vth分布1601和vth分布1602。與vth分布1600相比，vth分布1601的上下尾部較低。此外，完整序列重新編程導致e狀態存儲器單元的大量的編程幹擾，如擦除狀態的vth分布的上尾的增量所示(參見箭頭1603)。

圖16b描繪了在擦除狀態和c狀態中的存儲器單元組的測試數據，其示出了在緊接編程之後的初始vth分布1610、在使用單個編程脈衝刷新編程之後的降檔vth分布1611和vth分布1612。單個編程脈衝提供了最佳的vth升檔量。有利的是，由於擦除狀態的vth分布的上尾沒有增加，所以不存在e狀態存儲器單元的編程幹擾。圖16b中的降檔量大約是圖16a的降檔量一半。

圖16c描繪了擦除狀態和c狀態中的存儲器單元組的測試數據，示出了在緊接編程之後的初始vth分布1620、使用一個編程脈衝刷新編程之後的降檔vth分布1621、vth分布1622，以及使用兩個編程脈衝刷新編程之後的vth分布1623。兩個編程脈衝具有相同的大小並提供最佳的vth升檔量。有利的是，由於擦除狀態的vth分布的上尾沒有增加，所以不存在e狀態存儲器單元的編程幹擾。圖16c中的降檔量與圖16a相同。

圖16a-16c的示例都具有以下優點：由於由電荷損失引起的上尾的降低結合由刷新編程引起的上尾的升高導致vth分布變窄。然而，與完整編程相比，刷新編程避免了編程幹擾並且消耗更少的時間。

因此，可以看出，在一個實施例中，一種用於操作存儲器器件(100)的方法包括：進行涉及存儲器單元(900-915)的組(950)的完整編程操作(1100)，完整編程操作使用一個目標數據狀態(a、b、c)的初始驗證電壓(vva、vvb、vvc)來操作對存儲器單元編程；在完成完整編程操作之後，作出是否滿足用於檢查該組存儲器單元的數據保留的準則的確定；響應於滿足準則的確定，對一個目標數據狀態的存儲器單元進行感測操作，以在該組存儲器單元中識別存儲器單元的多個子集，所述存儲器單元的多個子集包括存儲器單元的第一(asubl、bsubl、csubl)、第二(asub2、bsub2、csub2)和第三(bsub3、csub3)子集的存儲器單元的多個子集，存儲器單元的第一子集處於包含初始驗證電壓(vvc)的第一閾值電壓範圍(vth>vrcl；vrb1<vth<vrb/c；vra1<vth<vra/b)中，存儲器單元的第二子集處於低於第一閾值電壓範圍的第二閾值電壓範圍(vrc2<vth<vrcl；vrb2<vth<vrb1；vre/a<vth<vra1)，並且存儲器單元的第三子集處於低於第二閾值電壓範圍的第三閾值電壓範圍(vrb/c<vth<vrc2；vra/b<vth<vrb2；vth1，其中該存儲器單元被編程為相對高的目標數據狀態並且具有低於相對較高的目標數據狀態的驗證電壓的閾值電壓(vth<vvc)，，n1個子集中的每一個子集與nl個相鄰閾值電壓範圍當中的不同閾值電壓範圍(vrc2<vth<vrcl，vrb/c<vth<vrc2，vth1，其中該存儲器單元被編程為相對低的目標數據狀態的以及具有低於相對低的目標數據狀態的驗證電壓的閾值電壓(vre/a<vth<vra1)，其中n2vrcl；vrb1<vth<vrb/c；vra1<vth<vra/b)中，存儲器單元的第二子集處於低於第一閾值電壓範圍的第二閾值電壓範圍(vrc2<vth<vrcl；vrb2<vth<vrb1；vre/a<vth<vra1)，並且存儲器單元的第三子集處於低於第二閾值電壓範圍的第三閾值電壓範圍(vrb/c<vth<vrc2；vra/b<vth<vrb2；vth<vre/a)；以及對存儲器單元的第二子集進行刷新編程，並對存儲器單元的第三子集進行刷新編程，而不對存儲器單元的第一子集進行刷新編程，其中，由對存儲器單元的第三子集的刷新編程引起的存儲器單元的第三子集的閾值電壓升檔(vvc3-vrb/c；vvb3-vra/b)大於由對存儲器單元的第二子集的由刷新編程引起的存儲器單元的第二子集的閾值電壓升檔(vvc2-vrc2；vvb2-vrb2)。

為了說明和描述的目的，已經提出了本發明的前面的詳細描述。它不是窮舉的或將本發明限制為所公開的精確形式。鑑於上述教導，許多修改和變化是可能的。選擇所描述的實施例以便最好地解釋本發明的原理及其實際應用，從而使得本領域的其它技術人員可以在各種實施例中以及使用適合於預期的特定用途的各種修改來最佳地使用本發明。目的是本發明的範圍由所附權利要求限定。