包括覆蓋在溝槽中形成的選擇柵上的控制柵的可編程結構的製作方法
2023-10-05 03:47:49 1
專利名稱：包括覆蓋在溝槽中形成的選擇柵上的控制柵的可編程結構的製作方法
技術領域：
本發明涉及半導體器件領域，更具體而言，涉及非易失性存儲器件。
背景技術：
在基本所有電子器件的設計中，非易失性存儲器是一種重要的元 件。在無線和可攜式電子器件領域中，非易失性存儲器必須緊湊且消 耗極少電能。已提出並實現了各種非易失性存儲單元。在這些傳統的 單元中所包括的是平面存儲單元和利用浮動柵作為電荷存儲元件的存 儲單元。平面存儲單元特徵在於，平面電晶體溝道區一般接近晶片襯 底的上表面而設置。雖然平面技術成熟且很好理解，但不理想的是平 面器件會佔用大量晶片面積。
關於電荷存儲元件，傳統的浮動柵由諸如多晶矽的導電材料的連 續條製成。導電浮動柵存在的問題是器件具有非常薄的介質。薄介質 尤其易於產生針孔缺陷。對於導電浮動柵，在浮動柵上的所有存儲電
荷可通過介質中的單個針孔缺陷洩漏。此外，傳統的浮動柵不適於將 注入電子限制在電荷存儲元件的特定位置的局部編程。局部編程提供 了多位存儲單元的可能性，其中每一位與電荷存儲元件的特定區相關。 因此，希望實現適合在利用非常薄的介質的先進工藝中使用的多位存 儲器件，其中實現的器件設計佔用的面積比平面器件和使用傳統電荷
存儲元件的器件少。
本發明通過示例來說明且不受附圖限制，其中相同的附圖標記表 示相似的元件，其中圖l是其中在晶片的半導體層上方的介質襯墊上形成硬掩模的制 造過程中的中間階段的晶片的局部橫截面圖2描述了圖1之後在半導體層中形成溝槽的處理；
圖3描述了圖2之後溝槽裝襯有犧牲介質的處理；
圖4描述了圖3之後在溝槽下面形成源/漏區的處理；
圖5描述了圖4之後去除底部介質並形成柵介質的處理；
圖6描述了圖5之後形成選擇柵極層的處理；
圖7描述了圖6之後處理選擇柵極層以在溝槽中形成選擇柵的處
理；
圖8描述了圖7之後去除硬掩模和柵介質的暴露部分的處理；
圖9描述了圖8之後在底部介質上方形成不連續存儲元件的處理；
圖10描述了圖9之後在底部介質上形成頂部介質的處理；
圖11描述了圖10之後在頂部介質上面形成控制柵極層以形成存儲 單元的處理；
圖12是圖11的示意圖； 圖13是圖11的存儲單元的頂視圖14描述了使用不連續控制柵的可替選的實施方式； 圖15是由圖14的存儲器件組成的存儲單元陣列的頂視圖16是從示出使用連續控制柵和在控制柵任一側上設置的擴散區
的另一可替選的實施方式的圖17的視圖得到的截面圖1;
圖17是由圖16的存儲器件組成的存儲單元陣列的頂視圖18是關於圖11的存儲器件的注入區的編程表；
圖19是關於圖14的存儲器件的彈道注入區的編程表；
圖20是關於圖14的存儲器件的熱載流子注入區的編程表；以及 圖21是關於圖16的存儲器件的熱載流子注入區的編程表。
本領域技術人員應意識到，為了簡單和清楚而示例了圖中的元件 且其不必按比例繪製。例如，為了幫助提高對本發明實施例的理解，
圖中一些元件的尺寸可相對於其他元件被增大。
具體實施例方式
一方面，基於半導體的存儲單元和相應的製造工藝使用蝕刻到半 導體層中的溝槽、在溝槽中形成的選擇柵、在選擇柵上面的溝槽中形 成的電荷存儲疊層、和在電荷存儲疊層上面的控制柵。溝槽的深度超 過了選擇柵的高度使得在溝槽的頂部和選擇柵的頂部之間存在間隙。 電荷存儲疊層優選地包括一組不連續的存儲元件(DSE)。在該實施例
中，DSE可以是矽納米晶體或納米糰簇，其是嵌入介質層的非常小的嚴 謹(discreet)的矽結構且能夠容納正或負電荷。因為DSE沒有相互物 理或電氣連接，所以與諸如傳統的多晶矽浮動柵結構的傳統的存儲元 件相比，DSE更不易於通過介質層中針孔產生電荷損失。
參考附圖，圖1到圖11描述了在製造非易失性存儲器件100的工藝 的一個實施例中不同階段的半導體晶片的一組局部橫截面圖。圖1中， 在半導體晶片101的半導體層102的上表面上形成介質襯墊104和硬掩 模106。半導體層優選地是摻雜或不摻雜的單晶矽。在其他實施例中， 半導體層102可包括其他半導體，例如諸如包括砷化鎵的III-V半導體合 金的鍺或者各種半導體合金。晶片101也可以是絕緣體上半導體(SOI) 晶片，其中半導體層102覆蓋在掩埋氧化物(BOX)層(未示出)上面。
在一個實施例中，介質襯墊104是二氧化矽，其可利用CVD(化學 汽相沉積)來熱形成(生長)或沉積。硬掩模106優選是可以相對於半 導體層102進行選擇性蝕刻的介質。硬掩模106優選是CVD氮化矽，其 優點是能夠抑制下面的半導體的氧化，由此提供用於熱氧化工藝的掩 模。
現在參考圖2，在半導體層102中形成溝槽108。溝槽108限定將要 形成的存儲器件的基本結構。溝槽108的形成包括介質襯墊104和硬掩 模106的傳統光刻圖案化，之後是通過相對於襯墊104和硬掩模106優先 蝕刻半導體材料(例如，矽)的幹法蝕刻工藝。這種類型的蝕刻工藝 在半導體製造領域中是公知的。在所描述的實施方式中，溝槽108具有約1:2的縱橫比。溝槽108的深度是實施細節，而希望具有約50nm到300 nm範圍深度的溝槽用於需要密集存儲陣列的應用。
圖3中，在溝槽108的側壁和底面上形成在此稱為犧牲介質110的介 質。在一些實施例，犧牲介質110是沉積的或熱形成的氧化矽化合物。 犧牲介質110用於在隨後的離子注入步驟中保護矽襯底。
圖4中，在溝槽108的下面形成源/漏區112-l和112-2 (—般或總體 來說稱為源/漏區112)。源/漏區112是具有導電類型與半導體層102的 導電類型相反的導電重摻雜區。對於使用NMOS存儲器件的實施例，例 如，半導體層102優選是輕摻雜p型(p-)矽，源/漏區112是具有雜質分 布超過lel8cn^的重摻雜的n摻雜(n+)矽區域。在一個實施例中，源/ 漏區112是通過將n型或p型雜質注入到在溝槽108下面的半導體層102 中且之後執行擴散步驟而形成的掩埋擴散區。在其他實施例中，省略 了離子注入步驟並僅使用擴散工藝形成源/漏區112。
圖5中，去除犧牲介質110並在溝槽108的側壁和底面上形成柵介質 120。在一些實施例中，柵介質120將用作將要在溝槽108中形成的選擇 柵結構的柵介質。柵介質120可以是熱形成的二氧化矽膜、高K介質膜
(具有介電常數大於4的介質膜)或者它們的組合。在一個實施例中， 柵介質120的等效氧化物厚度(EOT)在約l到20nm的範圍。EOT代表 通過膜的介電常數與二氧化矽的介電常數的比劃分的介質膜的厚度。
參考圖6，選擇柵極層125是非選擇性的或是在晶片101上方沉積的 敷層使得選擇柵極層125填充溝槽108並覆蓋硬掩模106。選擇柵極層 125是導電材料，其用作選擇柵以便隨後形成的存儲單元。在一個實施 例中，p型或n型多晶矽層傳統地形成選擇柵極層125。在該實施例中， 選擇柵極層125可包括覆蓋在多晶矽上面的矽化物膜。在其他實施例 中，選擇柵極層125是金屬材料、過渡金屬材料或是它們的組合。在多 晶矽實施例中，控制柵極層125的厚度在約100到250 nm的範圍。現在轉向圖7，去除部分選擇柵極層125以分別在溝槽108-l和108-2 內部形成單獨的或相異的一般或總體地稱為選擇柵130的選擇柵130-1 和130-2。去除部分選擇柵極層125的過程可包括執行化學機械拋光 (CMP)以將柵極層125拋光返回到硬掩模106的上表面，以及隨後執 行幹法蝕刻以去除溝槽108內部的部分柵極層125。在描述的實施例中， 選擇柵130的高度小於溝槽108的深度使得選擇柵125的上表面水平地 設置在半導體層102的上表面下方。選擇柵130的上表面和半導體層102 上表面之間的最小水平位移131優選在約5到100mn的範圍中。
圖8中，蝕刻或以其他方式去除硬掩模106、介質襯墊104和暴露的 部分柵介質120。去除硬掩模106和介質襯墊104暴露了半導體層102上 表面，而去除柵介質120的暴露部分使位於選擇柵130上方的溝槽108的 部分側壁暴露。該實施例適合於如下面的圖9和圖10所述的非選擇性地 形成隨後形成的電荷存儲疊層的實施方式。在其他實施例中，可能希 望選擇性地形成電荷存儲疊層，更具體而言，希望僅在溝槽108內形成 電荷存儲疊層。在該選擇電荷存儲疊層實施例中，硬掩模106的去除可 延遲直到形成電荷存儲疊層之後。
圖9和圖10描述了電荷存儲疊層155的形成，其製作能夠執行非易 失性存儲的單元。在描述的實施例中，電荷存儲疊層155包括在介質層 中形成的不連續的電荷存儲元件(DSE)。在一個這樣的實施例中，形 成底部介質層，在底部介質上沉積DSE，並且形成頂部介質覆蓋底部介 質上面並包含DSE。其他實施例可使用傳統的浮動柵或諸如氮化矽的物 理接觸的非導電存儲元件。
現在轉向圖9，在暴露的部分半導體層102上面和在選擇柵130的上 表面上面形成底部介質B5。在該優選實施例中，底部介質135是薄的、 高質量介質。需要薄介質以使用基於注入或基於隧道編程技術來實現 足夠的編程和擦除次數。需要高質量介質以在不存在擊穿或嚴重洩漏的情況下經得住潛在地大編程和擦除電壓和電流以及潛在地大的編程
和擦除循環的數目。在優選實施例中，底部介質135是具有厚度在約4 到10nm範圍中、熱形成的二氧化矽膜。
底部介質135形成之後，在底部介質135的上面形成DSE層。在描 述的實施例中，DSE140 (有時稱為納米晶體)是一組能夠存儲電荷的 材料的嚴謹聚集物(discreet accumulation)。適當的材料包括矽、多晶 矽、其他半導體、諸如鈦、鎢、鉭、鋁、銅、鉑等的金屬和諸如氮化 矽或氮氧化矽的介質。在優選的實現中，DSE140是矽DSE (矽納米晶 體)。在該實施方式中，DSE 140優選在不需要任何光刻步驟的情況下 可以以各種方式中的任何一種方式形成。一種DSE形成技術包括沉積非 晶矽層以及將其加熱以形成納米晶體。另一技術是使用化學汽相沉積 (CVD)沉積納米晶體。根據使用的沉積技術，DSE140可具有包括半 球狀的和球形的不同形狀。在一個實施方式中，DSE 140的直徑是約5 nm且主要以約5nm的相同間距隔開。不管所使用的形成技術，每個DSE 140是在電和物理上彼此相互隔離的矽顆粒。
現在參考圖IO，在DSE 140的上面非選擇性地形成頂部介質150以 完成電荷存儲疊層155的形成，電荷存儲疊層155包括底部介質135、DSE 140和頂部介質150。在優選實施例中，頂部介質150是高溫氧化物 (HTO)，因為其顯示出基本等價於熱形成的二氧化矽的特徵(例如， 密度和介質強度)而受親睞。在該實施例中，HTO可通過傳統的HTO 工藝，如在接近90(TC的溫度下二氯矽院和一氧化二氮起反應形成。在 其他實施例中，可能希望使用更低溫度處理(例如，TEOS (原矽酸乙 酯)處理)以防止DSE 140的矽實施例的非故意氧化。頂部介質150也 可以由其他介質組成，如氧化鋁、氧化鉿或具有高介電常數的其他介 質。頂部介質150可由不同介質材料的多層組成。頂部介質150的厚度 優選在約5到15nm的範圍內。
現在轉向圖ll，在電荷存儲疊層155的上面沉積控制柵160。控制柵160是導電材料，如重摻雜多晶矽、鋁、銅、過渡金屬、矽化物或它 們的組合。使用多晶矽控制柵160的實施例具有約9到200 nm範圍的厚 度。在此公開了控制柵的不同結構。在圖11的橫截面圖和圖13的頂視 圖中描述的實施例中，控制柵160是跨越存儲陣列的連續結構，所描述 的結構可能是所述存儲陣列的一部分。在該實施例中，控制柵160被定 向成垂直於選擇柵130和源/漏區112。
圖13中描述的存儲器件100的頂視圖強調了作為存儲單元200的一 部分陣列201的存儲器件100。在描述的實施例中，存儲單元200包括單 個存儲器件IOO，其包括在半導體層102中形成的溝槽108 (見圖ll)下 面的一對平行的源/漏區112。鄰近溝槽108的側壁存在柵介質120。每個 選擇柵130垂直於橫截面延伸，覆蓋相應的源/漏區112。源/漏區112、 選擇柵130和控制柵160的接觸優選地製作在陣列201的外面。在圖13中 看到圖ll示出的注入區170-l和170-2設置在源/漏區112的邊緣。
存儲器件100包括使用源極側(SSI)注入編程的可編程的一對注 入區170-1和170-2。圖18的編程表190表示用於編程SSI注入區170-1和 170-2的偏置條件。列出的編程條件用於存儲器件100的NMOS實施例。 相反的極性適於PMOS實施例。
編程與SSI注入170-1相關的第一位包括將源/漏區112-1偏置到第 一編程電壓(VP1)、將控制柵160偏置到第二編程電壓(Vp2)、將第 一和選擇柵130-l和130-2偏置到第三編程電壓(VP3)、將源/漏區112-2 和半導體層102偏置到第四編程電壓(VP4)。對於存儲單元100的一個 NMOS實施例，VP1 (源極/漏極編程電壓)、VP2、控制柵編程電壓和 VP3 (選擇柵編程)都在約5V到9V的範圍，而Vp4是0V (接地)。
圖18中描述了示範性的編程值。這些偏置條件優選地施加到存儲 器件100持續特定持續時間，特定持續時間優選為微秒量級。通過將源 /漏區112-2偏置到Vp,、將控制柵160偏置到Vp2、將選擇柵130-l和130-2偏置到Vp3以及將源/漏區112-l和半導體層102偏置到Vp4來編程彈道SSI 注入區170-2。
擦除編程的注入區包括將控制柵偏置到第一擦除電壓(VE1)和將 半導體層偏置到第二擦除電壓(VE2)。選擇柵130在擦除期間可偏置到 Vm或某些其他電壓以確保完全擦除。另外，擦除能以任一極性實現。 因此，例如，丫^可以是+/-6^而￥￡2是-/+6￥。擦除條件適用於每個編 程表。
在圖14的橫截面圖和圖15的頂視圖中描述了存儲單元200的第二 實施例。該實施例包括在相鄰溝槽108之間所形成的到擴散區164的接 觸。在該實施例中，控制柵162-1、 162-2到162-n平行於選擇柵130和源 /漏區112延伸，而不是按照圖11的實施例那樣垂直於選擇柵130延伸。 在該結構中，存儲單元200包括兩個存儲器件100-l和100-2，每個存儲 器件可以編程兩個注入區以存儲兩位信息(四個唯一狀態)。擴散區 164屬於與源/漏區112 (例如，用於NMOS實施例的n型)相同的導電類 型並可用作任一器件的源/漏。通過p型襯底的"條形的"區(對於其中擴 散區164是n型的實現)提供鄰近的擴散區164之間的隔離。條形掩模用 於將第一類型的摻雜劑(例如，n型)注入到擴散區164 (其也可以在 陣列中被掩蔽使得它們自對準到控制柵160)中和將第二類型的摻雜劑
(例如，p型)注入到擴散區164之間的行中。以該方式，通過適當濃 度的相反摻雜極性的區域使相鄰擴散區164行與行相互隔離，以在編程 和讀取操作期間防止相鄰行之間的倒置。第一存儲器件100-1包括控制 柵162-1、源/漏區112-l、選擇柵130-1和擴散區164。第二存儲器件100-2 包括控制柵162-2、源/漏區112-2、選擇柵130-2和擴散區164。
圖19的編程表191表示對於圖14和圖15描述的存儲單元200的實施 例編程SSI注入區170-3和170-4所需的偏置。編程存儲器件100-1的SSI 注入區170-3包括將源/漏區112-l偏置到Vp,、將控制柵162-l偏置到Vp2、 將選擇柵130-l偏置到Vp3以及將擴散區164和半導體層102偏置到Vp4。通過將源/漏區112-2偏置到V^、將控制柵162-2偏置到Vp2、將選擇柵 130-2偏置到Vp3以及將擴散區164和半導體層102偏置到Vp4來實現編程 存儲器件100-2的彈道SSI注入區170-4。
圖20的編程表192表示用於編程如圖14和圖15示出的存儲單元200 的HCI注入區170-l和170-2的偏置條件。通過將源/漏區112-l偏置到Vp5、 將控制柵162-l偏置到Vp6、將選擇柵130-l偏置到Vp7以及將擴散區164 和半導體層102偏置到Vp4來編程存儲器件100-l的HCI注入區170-3。通 過將源/漏區112-2偏置到Vp5、將控制柵162-2偏置到Vp6、將選擇柵130-2 偏置到Vp7以及將擴散區164和半導體層102偏置到Vp7來編程存儲器件 100-2的HCI注入區170-2。
在圖16的橫截面和圖17的頂視圖中描述了存儲單元200的第三實 施例。在該實施例中，存儲單元200包括一對擴散區164-l和164-2，其 中擴散區164-l設置在連續控制柵160的第一側且擴散區164-2設置在控 制柵160的另一側。給半導體層102內的擴散區164-l和164-2製作接觸 (未描述)。與圖14中的擴散區164—樣，擴散區164-l和164-2的導電 類型與半導體層102的導電類型相反且與源/漏區112-l和112-2的導電 類型相同。
存儲單元200的該實施例包括四個存儲器件100-l到100-4。存儲器 件100-1包括控制柵160、選擇柵130-1、源/漏區112-l和擴散區164-l。 存儲器件100-2包括控制柵160、選擇柵130-1、源/漏區112-l和擴散區 164-2。存儲器件100-3包括控制柵160、選擇柵130-2、源/漏區112-2和 擴散區164-1。存儲器件100-4包括控制柵160、選擇柵130-2、源/漏區 112-2和擴散區164-2。
在希望用於其對稱設計的所描述實施例中，在兩個接觸距源/漏區 112-1和112-2等矩的情況下，以直線方式布置擴散區164-l和164-2。在 存儲單元200的另一實施例中，在擴散區164-1靠近源/漏區112-1且擴散區164-2靠近源/漏區U2-2的情況下，以對角線結構布置擴散區164-1和 164-2。該實施例簡化了連接到接觸結構的後端金屬化(未描述)的設 計。
每個存儲器件ioo-i到ioo-4具有相應的ssi注入區no-i到no-4。
通過包括控制柵160相對面上的接觸，該第三實施例能夠編程單個電荷 存儲疊層155內的兩個SSI注入區。
圖21的編程表193表示對於圖16和圖17描述的存儲單元200的實施 例的SSI注入區170-1、 170-2、 170-3、和170-4的編程條件。編程存儲器 件100-l的SSI注入區170-l包括將源/漏區112-l偏置到Vw、將控制柵160 偏置到Vp2、將選擇柵130-l偏置到Vp3以及將擴散區164-l和半導體層 102偏置到Vp4，而使選擇柵130-2、源/漏區112-2和擴散區164-2浮置(用 表193中的X表示)。編程存儲器件100-2的SSI注入區170-2包括將源/ 漏區112-2偏置到Vp,、將控制柵160偏置到Vp2、將選擇柵130-1偏置到 Vp3以及將擴散區164-2和半導體層102偏置到Vp4，並浮置選擇柵130-2、 源/漏區112-2和擴散區164-l。通過將源/漏區112-l偏置到Vpi、將控制 柵160偏置到Vp2、將選擇柵130-2偏置到Vp3、將擴散區164-1和半導體 層102偏置到Vp4，並浮置選擇柵130-1、源/漏區112-l和擴散區164-2來 編程存儲器件100-3的SSI注入區170-3。通過將源/漏區112-2偏置到Vp,、 將控制柵160偏置到Vp2、將選擇柵130-2偏置到Vp3、將擴散區164-2和 半導體層102偏置到Vp4，並浮置選擇柵130-1、源/漏區112-l和擴散區 164-l來編程存儲器件100-4的SSI注入區170-4。
在前述說明書中，已參考特定實施例描述了本發明。然而，本領 域普通技術人員意識到，在不偏離如下面權利要求中闡明的本發明範 圍的情況下可以進行各種變更和改變。例如，雖然描述的實施例是 NMOS電晶體實施例，但同樣包括PMOS實施例。因此，將說明書和附 圖看做是示例性的而不是限制性意義，且所有這種更變意欲包括在本 發明的範圍內。上面已參考特定實施例描述了權益、其他優點和問題的解決方法。 然而，能使任何權益、優點或解決方案發生或變得更加明顯的權益、 優勢、問題的解決方案和任何元件，不解釋為任何一項或所有權利要 求的關鍵的、必需的或基本的特徵或元件。作為在此使用的術語"包括"、 "包括的"或其任何其他變形都指的是覆蓋非排它的包含，使得工藝、方 法、項目或包括一系列元件的設備不僅包括這些元件，而且還可包括 沒有明確列出的或這些工藝、方法、項目或設備固有的其他元件。
權利要求
1.一種製造存儲器件陣列中的存儲器件的方法，包括在半導體層中形成第一和第二溝槽；在所述第一和第二溝槽下方分別形成第一和第二源/漏區；在所述第一和第二溝槽中分別形成第一和第二選擇柵；在所述第一和第二選擇柵的上面形成電荷存儲疊層，其中所述電荷存儲疊層包括不連續存儲元件(DSE)層；以及在所述電荷存儲層上面形成控制柵。
2. 根據權利要求1所述的方法，其中DSE包括多晶矽的嚴謹聚集物。
3. 根據權利要求1所述的方法，還包括在形成所述第一和第二選 擇柵之前，用選擇柵介質給所述第一和第二溝槽加襯裡。
4. 根據權利要求l所述的方法，其中形成所述第一和第二選擇柵 包括形成其中所述第一和第二選擇柵的上表面垂直設置在所述第一和第二溝槽的上表面下方的第一和第二選擇柵。
5. 根據權利要求l所述的方法，其中形成所述控制柵包括形成橫 貫垂直於所述第一和第二選擇柵的所述第一和第二溝槽的連續控制 柵。
6. 根據權利要求5所述的方法，還包括在所述第一和第二溝槽之 間形成半導體層的第一和第二接觸，其中所述第一和第二接觸設置在 所述第一和第二選擇柵之間的所述控制柵的任一側上。
7. 根據權利要求l所述的方法，其中形成所述控制柵包括在所述 第一選擇柵上面形成第一控制柵和在所述第二選擇柵上面形成第二控
8. —種存儲單元陣列，其中存儲單元中的至少一個包括 半導體層中限定的第一溝槽下面的第一源/漏區； 襯底中的第二溝槽下面的第二源/漏區；所述第一溝槽中的第一選擇柵和所述第二溝槽中的第二選擇柵； 所述第一和第二選擇柵上面的電荷存儲疊層；以及 所述電荷存儲疊層上面的控制柵。
9. 根據權利要求8所述的存儲單元陣列，其中DSE包括從由矽、 鈦、鎢、鉭、鋁、銅、鉑、氮化矽和氮氧化矽組成的組中選擇的材料 的嚴謹聚集物。
10. 根據權利要求8所述的存儲單元陣列，還包括在所述第一選 擇柵和所述第一溝槽的側壁之間的第一選擇柵介質，以及在第二選擇 柵和所述第二溝槽的側壁之間的第二選擇柵介質。
11. 根據權利要求8所述的存儲單元陣列，其中所述第一和第二 選擇柵的上表面垂直設置在所述第一和第二溝槽的上表面的下方。
12. 根據權利要求8所述的存儲單元陣列，其中所述控制柵包括橫貫垂直於所述第一和第二選擇柵的所述第一和第二溝槽的連續控制恤 微°
13. 根據權利要求12所述的存儲單元陣列，還包括在所述第一和 第二溝槽之間的半導體層的第一和第二接觸，其中所述第一和第二接 觸設置在所述第一和第二選擇柵之間的所述控制柵的任一側上。
14. 根據權利要求8所述的存儲單元陣列，其中所述控制柵包括 在所述第一選擇柵上面的第一控制柵和在所述第二選擇柵上面的第二 控制柵。
15. —種通過將電荷注入到存儲單元的第一注入區中來編程存儲 單元陣列中的存儲單元的第一位的方法，包括將在半導體中的第一溝槽下面的第一源/漏區偏置到第一編程電 壓(VP1);將第二源/漏區偏置到第四編程電壓(VP4);將所述第一溝槽中的第一選擇柵偏置到第三編程電壓(VP3); 將在第一選擇柵上面的電荷存儲疊層上面的控制柵偏置到所述第三編程電壓(VP3)，其中所述電荷存儲疊層包括不連續存儲元件(DSE) 層；以及將其中存在所述第一和第二源/漏區的半導體層偏置到VP4。
16. 根據權利要求15所述的編程方法，其中偏置所述第二源/漏區 包括偏置所述襯底中的第二溝槽下面的第二源漏區。
17. 根據權利要求16所述的編程方法，其中偏置所述控制柵包括 偏置垂直於所述第一和第二溝槽且橫貫所述第一和第二溝槽而延伸的 連續選擇柵。
18. 根據權利要求15所述的編程方法，其中偏置所述第二源/漏區 包括偏置佔用所述第一溝槽和第二溝槽之間的半導體層上部的擴散 區。
19. 根據權利要求18所述的編程方法，其中偏置所述控制柵包括 偏置在所述第一溝槽上面並且平行於所述第一溝槽而延伸的第一控制
20.根據權利要求18所述的編程方法，其中偏置所述第二源/漏區 包括偏置佔用垂直於所述源/漏溝槽而延伸的控制的第一側上的半導體 層上部的第一擴散區。
全文摘要
一種半導體存儲單元包括在半導體層(102)中限定的第一溝槽下面的第一源/漏區。第二源/漏區在半導體層中的第二溝槽下面。用選擇柵介質給第一溝槽(108)中的第一選擇柵(130-1)和第二溝槽(108)中的第二選擇柵(130-2)加襯裡。電荷存儲疊層覆蓋在選擇柵上面，且控制柵覆蓋在該疊層上面。DSE可包括多晶矽的嚴謹聚集物。第一和第二選擇柵的上表面低於第一和第二溝槽的上表面。控制柵可以是垂直於選擇柵而橫貫並延伸的連續控制柵。該單元可包括半導體層的接觸。控制柵可包括覆蓋在第一選擇柵上面的第一控制柵和覆蓋在第二選擇柵上面的第二控制柵。
文檔編號H01L21/336GK101410962SQ200780011108
公開日2009年4月15日 申請日期2007年2月26日 優先權日2006年3月30日
發明者保羅·A·英格索爾, 克雷格·T·斯維夫特, 高裡尚卡爾·L·真達洛雷 申請人:飛思卡爾半導體公司