一種陣列基板及其製造方法、液晶顯示裝置與流程
2024-04-10 11:42:05
本發明涉及液晶顯示技術領域，特別涉及一種陣列基板及其製造方法、液晶顯示裝置。
背景技術：
液晶顯示裝置因其重量輕、體積小、功能低等優點，已經成為目前使用最廣泛的平板顯示裝置，應用於手機、數字相機、計算機等電子設備中。
本申請的發明人在長期的研發中發現，隨著液晶顯示裝置解析度的增加，像素充電時間減短，由於像素的負載不變，使得像素的充電率下降；同時，由於液晶顯示裝置中的掃描線和數據線存在大量交疊區域，在充電時形成寄生電容，與掃描線和數據線本身的電阻同時作用，成為信號延遲的主要因素，也對像素的充電率造成影響，降低液晶顯示裝置的顯示效果。
技術實現要素：
本發明提供一種陣列基板及其製造方法、液晶顯示裝置，以解決現有技術中液晶顯示裝置中的信號延遲、充電率低的技術問題。
為解決上述技術問題，本發明採用的一個技術方案是提供一種陣列基板，包括：
多條掃描線；
多條數據線，與所述多條掃描線彼此交叉設置，從而定義出多個像素區域；
多條輔助線段，其中，每條所述掃描線和/或每條所述數據線分別對應至少一條輔助線段，所述掃描線和/或所述數據線與所述對應的輔助線段電容耦合以降低所述掃描線和/或所述數據線上的信號延遲時間。
為解決上述技術問題，本發明採用的另一個技術方案是提供一種陣列基板的製造方法，包括：
在基板上形成多條掃描線、多條第一輔助線段和多個薄膜電晶體的柵極，其中，每個所述薄膜電晶體的柵極與一條對應的所述掃描線相連；
形成所述多個薄膜電晶體的半導體層；
形成多條數據線、多條第二輔助線段和所述多個薄膜電晶體的源極和漏極，其中，每個所述薄膜電晶體的源極與一條對應的所述數據線相連；
形成多個像素電極，其中，每個所述像素電極與一個對應的所述薄膜電晶體的漏極相連；
其中，每條所述掃描線和/或每條所述數據線分別對應至少一條輔助線段，所述掃描線和/或所述數據線與所述對應的輔助線段電容耦合以降低所述掃描線和/或所述數據線上的信號延遲時間。
為解決上述技術問題，本發明採用的又一個技術方案是提供一種液晶顯示裝置，包括上述的陣列基板。
本發明通過在陣列基板的每條掃描線和/或每條數據線分別對應設置至少一條輔助線段，以降低掃描線和/或數據線上的信號延遲時間，提高充電率，改善顯示效果。
附圖說明
圖1是本發明陣列基板實施例的結構示意圖；
圖2是本發明陣列基板實施例的像素結構示意圖；
圖3是本發明陣列基板實施例的陣列基板等效電路示意圖；
圖4是本發明陣列基板實施例的像素充電波形示意圖；
圖5是本發明陣列基板的製造方法實施例的流程示意圖；
圖6a-6g是本發明陣列基板的製造方法實施例中陣列基板的工藝流程示意圖；
圖7是本發明陣列基板的製造方法實施例的va模式的像素結構示意圖；
圖8是本發明陣列基板的製造方法實施例的ips模式的像素結構示意圖；
圖9本發明液晶顯示裝置實施例的結構示意圖。
具體實施方式
下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述。
參見圖1和圖2，本發明陣列基板實施例包括：
多條掃描線10；
多條數據線20，與多條掃描線10彼此交叉設置，從而定義出多個像素區域30；
多條輔助線段，其中，每條掃描線10和/或每條數據線20分別對應至少一條輔助線段，掃描線10和/或數據線20與對應的輔助線段電容耦合以降低掃描線10和/或數據線20上的信號延遲時間。
可選的，輔助線段包括第一輔助線段40和第二輔助線段50，其中，第一輔助線段40平行於數據線20，且與掃描線10設置在同一層中，每條數據線20對應一個像素區域內30的部分分別對應一條第一輔助線段40，且第一輔助線段40的長度小於數據線20對應一個像素區域30內的部分以使第一輔助線段40非重疊於掃描線10和數據線20的重疊部分；而第二輔助線段50平行於掃描線10，且與數據線20設置在同一層中，每條掃描線10中對應一個像素區域30內的部分分別對應一條第二輔助線段50，且第二輔助線段50的長度小於掃描線10對應一個像素區域30內的部分以使第二輔助線段50非重疊於掃描線10和數據線20的重疊部分。
可選的，輔助線段處於浮接狀態，以與掃描線10或者數據線20形成電容耦合。
可選的，每個像素區域30包括薄膜電晶體301和像素電極302，其中，薄膜電晶體301的柵極3011電性連接至一條對應的掃描線10，薄膜電晶體301的源極3012電性連接至一條對應的數據線20，而薄膜電晶體301的漏極3013電性連接至像素電極302。
其中，薄膜電晶體301的柵極3011與第一輔助線段40設置在同一層中，而薄膜電晶體301的源極3012和漏極3013與第二輔助線段50設置在同一層中。
參見圖1至圖4，在其他實施例中，陣列基板可以只設有第一輔助線段40，平行於數據線20，且與掃描線10設置在同一層中。
其中，每個像素區域30內的數據線20等效為電阻r1，掃描線10與數據線20交疊產生寄生電容c1，每個第一輔助線段40等效為電阻r2，第一輔助線段40處於浮接狀態，以與數據線20形成電容c2耦合；數據線20通過液晶電容clc接地；液晶電容clc一端的接像素電極，一端接地。圖4為液晶電容clc兩端的電壓隨時間的變化關係圖，即像素充電波形圖，包括現有技術中液晶電容clc兩端的電壓隨時間的變化曲線801，和本實施例中液晶電容clc兩端的電壓隨時間的變化曲線802，本發明實施例中液晶電容clc兩端的電壓隨時間的增加，上升得更快，像素充電率明顯高於現有技術中的像素充電率。
可選的，在其他實施例中，陣列基板也可以只設有第二輔助線段50，平行於掃描線10，且與數據線20設置在同一層中。其中，第二輔助線段50處於浮接狀態，以與掃描線10形成電容耦合。
本發明實施例通過在陣列基板的每條掃描線和/或每條數據線分別對應設置至少一條輔助線段，以降低掃描線和/或數據線上的信號延遲時間，提高充電率，改善顯示效果。
參見圖5和圖6a-圖6g，本發明陣列基板的製造方法實施例包括：
s101、在基板100上形成多條掃描線10、多條第一輔助線段40和多個薄膜電晶體301的柵極3011，其中，每個薄膜電晶體301的柵極3011與一條對應的掃描線10相連；
可選的，在多條掃描線10和多條第一輔助線段40的同一層形成第一公共電極303。
s102、形成多個薄膜電晶體301的半導體層3014；
s103、形成多條數據線20、多條第二輔助線段50和多個薄膜電晶體301的源極3012和漏極3013，其中，每個薄膜電晶體301的源極3012與一條對應的數據線20相連；
可選的，每條掃描線10對應一個像素區域內的部分分別對應一條第二輔助線段50，且第二輔助線段50的長度小於掃描線10對應一個像素區域內的部分以使第二輔助線段50非重疊於掃描線10和數據線20的重疊部分；
每條數據線20對應一個像素區域內的部分分別對應一條第一輔助線段40，且第一輔助線段40的長度小於數據線20對應一個像素區域內的部分以使第一輔助線段40非重疊於掃描線10和數據線20的重疊部分。
其中，每條掃描線10和/或每條數據線20分別對應至少一條輔助線段，掃描線10和/或數據線20與對應的輔助線段電容耦合以降低掃描線10和/或數據線20上的信號延遲時間。
s104、形成彩色濾光層60；
可選的，彩色濾光層還可以設置在液晶顯示裝置中與陣列基板對列的彩膜基板上。
s105、在彩色濾光層60中對應設置多個通孔70，以在形成多個像素電極302時使每個像素電極302與一個對應的薄膜電晶體301的漏極3013相連。
s106、形成多個像素電極302，其中，每個像素電極302與一個對應的薄膜電晶體301的漏極3013相連；
可選的，在像素電極302的同一層形成第二公共電極304。
可選的，陣列基板可以是va(verticalalignment，垂直排列)模式，其像素結構參見圖7，像素電極3021通過過孔70與薄膜電晶體的漏極3013相連；陣列基板還可以是ips(in-planeswitching，板內切換)模式，其像素結構參見圖8，像素電極3022通過過孔70與薄膜電晶體301的漏極3013相連。
可選的，陣列基板還可以是tn(twistnematic，扭曲向列型)模式、mva(multi-domainverticalalignment，多域垂直排列)模式或ffs(fringefieldswitching，廣視角)模式等。
本發明實施例通過在陣列基板的每條掃描線和/或每條數據線分別對應設置至少一條輔助線段，以降低掃描線和/或數據線上的信號延遲時間，提高充電率，改善顯示效果。
參見圖9，本發明液晶顯示裝置實施例包括上述的陣列基板901，對列基板902及設置於陣列基板901與對列基板902間的液晶層。
具體的，本發明實施例中陣列基板的結構參見上述陣列基板實施例，在此不再贅述。
本發明實施例通過在陣列基板的每條掃描線和/或每條數據線分別對應設置至少一條輔助線段，以降低掃描線和/或數據線上的信號延遲時間，提高充電率，改善顯示效果。
以上所述僅為本發明的實施方式，並非因此限制本發明的專利範圍，凡是利用本發明說明書及附圖內容所作的等效結構或等效流程變換，或直接或間接運用在其他相關的技術領域，均同理包括在本發明的專利保護範圍內。