一種用於高速通信的數據完整性檢測裝置的製作方法

2024-03-27 22:51:05

專利名稱：一種用於高速通信的數據完整性檢測裝置的製作方法
技術領域：
本實用新型涉及數據安全領域，具體涉及一種對內存傳輸的數據進行優化選擇從而保證接收數據的完整性的檢測裝置。
背景技術：
核安全級設備要求保證數據的正確完整性，採取的措施一般是數據總線校驗、數據塊校驗和存儲器的自檢。其中數據總線校驗就是增加額外的奇偶校驗位或ECC (ErrorCorrecting Code)位；數據塊校驗就是數據按照一定大小的包傳輸,而針對整個包使用CRC(Cyclic Redundancy Check)技術校驗；存儲器自檢就是在存儲器空閒時,先暫存其內容，然後寫入特定的值，再讀出，符合預期標0K，否則標NG。現有技術中一般採用上述三種方法中的一種或幾種來保證數據完整性，效果也是不錯的。但是在數據快速緩存的場合，如使用SSRAM (同步靜態存儲器)作高速通信緩存的場合，其缺點也是顯而易見的，因為CRC技術不太適合小數據量讀寫，而且CRC過程需要消耗時間來計算，計算過程中還會生成額外的CRC碼，所以空間和時間的開銷在小數據傳輸時比例太大。存儲器自檢在快速存取時算法過於複雜，存儲器自檢採用存儲器空閒時來完成操作，但是在快速存取時存儲器空閒時間少且不規律，造成自檢困難。

實用新型內容為解決現有技術中核電站安全級設備的數據在高速通信的緩存應用時存在自檢佔用時間長且不規律的問題，本實用新型提供一種基於SSRAM的數據完整性檢測裝置，具體方案如下一種用於高速通信的數據完整性檢測裝置，包括存儲控制器，其特徵在於，所述存儲控制器連接有三個完全相同的SSRAM存儲器，寫數據時，存儲控制器每次向三個SSRAM存儲器的相同地址發出相同指令，讀數據時，存儲控制器同時向三個SSRAM存儲器的相同地址發送相同的指令。優選為所述存儲控制器通過三個獨立的數據信號線與三個SSRAM存儲器連接。優選為所述存儲控制器包括三取二優選電路和故障檢測電路，其中三個SSRAM存儲器的回讀數據經過三取二優選電路後再通過存儲控制器輸出，所述故障檢測電路用於標識三取二優選電路的回讀數據中相應SSRAM存儲器的故障信息。本實用新型在高速數據緩衝場合能夠適用於任何大小的數據操作且數據不需要分包操作，而且未添加任何校驗信息，百分之百有效數據讀寫；且不僅可以糾正數據傳輸時的實時錯誤，而且有存儲器自檢功能。此外，由於本裝置不使用類似CRC碼之類的額外增加數據量的方法，因此數據讀寫不會額外消耗時間。本裝置不利用空閒時間寫特定碼進行存儲器自檢，不會造成自檢和正常操作的總線衝突，沒有判斷和等待時間。

圖1本實用新型的連接示意圖；[0008]圖2本實用新型的存儲控制器內部結構及回讀數據示意圖。[0009]附圖中標號說明1-存儲控制器、101-三取二優選電路、102-故障檢測電路、 2-SSRAM存儲器、3-數據總線。
具體實施方式
[0010]如圖1所示，本實用新型的用於高速通信的數據完整性檢測裝置，包括存儲控制 器I，存儲控制器I連接有三個完全相同的SSRAM存儲器2，寫數據時，存儲控制器I每次向 三個SSRAM存儲器2的相同地址發出相同指令，讀數據時，存儲控制器I同時向三個SSRAM 存儲器2的相同地址發送相同的指令。本實用新型的裝置使用三個完全相同的SSRAM存儲 器2，實現了數據完整性的保證和存儲器的自檢。三個SSRAM存儲器2受到存儲控制器I完 全相同的操作，其中由存儲控制器I到三個SSRAM存儲器2的地址信號、時鐘信號和讀寫信 號是完全一樣的。為了讀取數據實現三取二優選，存儲控制器I必須通過三個獨立的數據 總3線與三個SSRAM存儲器2連接。[0011]如圖2所示，為了提高回讀數據的正確性，存儲控制器I包括三取二優選電路101 和故障檢測電路102，其中三個SSRAM存儲器2的回讀數據經過三取二優選電路101後再 通過存儲控制器I輸出，故障檢測電路102用於標識三取二優選電路101的回讀數據中相 應SSRAM存儲器2的故障信息。在讀操作時，存儲控制器I向三個SSRAM存儲器2同時發 出相同的地址和指令，這樣在三個數據總線3上應該返回相同的內容。為了避免錯誤，三個 回讀數據同時進入三取二優選電路101 ;如果有一個值不同，三取二優選電路會使用三取 二的方式，輸出結果。本實用新型採用三取二的原理就是不管何種情況，在只有O和I取值 情況下，三個值當中，總有兩個以上值佔優勢，所以很容易得出優選結果。三取二，這種方法 一個隱含條件就是同時發生兩個以上的錯誤的概率事件非常小。[0012]本實用新型的工作過程如下存儲控制器I接收到寫指令和數據後，產生正確的 地址和寫信號給所有SSRAM存儲器2，同時把數據同時發送到三個數據總線3上，並完成操 作時序。總之，寫操作的目的就是使得三個SSRAM存儲器2在相同的地址有相同的內容。回 讀時，三個SSRAM存儲器2的相同地址的相同內容分別通過三個數據總線3進入存儲控制 器I的三取二優選電路101中，三取二優選電路101在優選過程中，同時進行SSRAM存儲器 2的自檢。當發生三個數據不一致時，故障檢測電路102把故障數值的來源地址和晶片編號 記錄下來。當下一次讀操作時，如果發生故障的數值，其位置與上次相同，則可以標記該芯 片該地址存儲單元損壞。其中，只有連續兩次對同一個地址進行操作，發現同一個晶片的存 儲單元損壞，才進行標識；若緊鄰一次操作結果無故障，則需要清空上次的故障記錄，這樣 就避免了偶然因素造成的故障。[0013]以上所述僅是本實用新型的較佳實施例而已，並非對本實用新型作任何形式上的 限制，雖然本實用新型已以較佳實施例公開上述內容，然而並非用以限定本實用新型，任何 熟悉本專利的技術人員在不脫離本實用新型技術方案範圍內，當可利用上述提示的技術內 容作出些許更動或修飾為等同變化的等效實施例，但凡是未脫離本實用新型技術方案的內 容，依據本實用新型的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍 屬於本實用新型方案的範圍內。
權利要求1.一種用於高速通信的數據完整性檢測裝置，包括存儲控制器(I)，其特徵在於，所述存儲控制器(I)連接有三個完全相同的SSRAM存儲器(2 )，寫數據時，存儲控制器(I)每次向三個SSRAM存儲器(2)的相同地址發出相同指令，讀數據時，存儲控制器(I)同時向三個 SSRAM存儲器(2)的相同地址發送相同的指令。
2.如權利要求1所述的一種用於高速通信的數據完整性檢測裝置，其特徵在於，所述存儲控制器(I)通過三個獨立的數據信號線(3 )與三個SSRAM存儲器(2 )連接。
3.如權利要求2所述的一種用於高速通信的數據完整性檢測裝置，其特徵在於，所述存儲控制器(I)包括三取二優選電路(101)和故障檢測電路(102)，其中三個SSRAM存儲器(2)的回讀數據經過三取二優選電路(101)後再通過存儲控制器(I)輸出，所述故障檢測電路(102)用於標識三取二優選電路(101)的回讀數據中相應SSRAM存儲器(2)的故障信息。
專利摘要本實用新型公開一種用於高速通信的數據完整性檢測裝置，包括存儲控制器，所述存儲控制器連接有三個完全相同的SSRAM存儲器，存儲控制器每次向三個SSRAM存儲器的相同地址發出相同的指令，並在回讀時同時向三個SSRAM存儲器發出相同的地址和指令。本實用新型在高速數據緩衝場合能夠適用於任何大小的數據操作且數據不需要分包操作，而且未添加任何校驗信息，百分之百有效數據讀寫；且不僅可以糾正數據傳輸時的實時錯誤，而且有存儲器自檢功能。此外，由於本裝置不使用類似CRC碼之類的額外增加數據量的方法，因此數據讀寫不會額外消耗時間。本裝置不利用空閒時間寫特定碼檢測存儲器自檢，不會造成自檢和正常操作的總線衝突，沒有判斷和等待時間。
文檔編號G06F11/07GK202887169SQ201220623940
公開日2013年4月17日 申請日期2012年11月22日 優先權日2012年11月22日
發明者張勇濤, 馬光強, 張磊, 徐曉冬, 金成日, 張春雷 申請人:北京廣利核系統工程有限公司, 中國廣東核電集團有限公司