半導體盲孔的檢測方法
2023-12-03 15:17:36 2
半導體盲孔的檢測方法
【專利摘要】本發明公開了一種半導體盲孔的檢測方法，包括提供一包括導電區的半導體基底；形成多個暴露出導電區的盲孔;在至少一所述多個盲孔的側壁上形成一層阻檔層，其中阻檔層的電阻率大於導電區的電阻率;於各個盲孔的底部形成一層接觸層;及在形成各個接觸層後，利用帶電射線照射多個盲孔。
【專利說明】半導體盲孔的檢測方法【技術領域】
[0001]本發明涉及一種檢測方法，特別是涉及一種半導體盲孔的檢測方法。
【背景技術】
[0002]隨著晶片和封裝器件的不斷微縮及元件集成度的逐漸提升，封裝技術從最初的針腳插入式封裝、球柵陣列端子型封裝(Ball Grid Array, BGA)而發展到最新的三維封裝技術(3D Package)ο由於三維封裝可以提高互連線的密度、降低封裝尺寸(form factor),因此具有很好的應用前景。一般來說，在晶圓級(wafer-level)三維封裝技術中，是利用穿矽通孔(TSV, Through-Silicon-Via)當作晶片間的內連接路徑。由於各娃通孔垂直於晶片，所以各晶片能夠實現路徑最短和集成度最高的互連.並且能夠減少晶片面積、緩解互連延遲問題、並使邏輯電路的性能大大提高。
[0003]對於前通孔(via first)的矽通孔製作工藝，工藝通常包括盲孔的形成(viaformation)、盲孔的填充(via filling)、晶圓接合(wafer bonding)等等步驟。舉例來說，盲孔會先形成於晶片中，並被填充導電材料，然後再經過矽晶圓減薄(拋光)工藝，使盲孔的另一段被暴露出而成為一通孔。此通孔可以在之後的工藝中和另一晶片連接。為了判斷盲孔的深度和良率，一般可以利用光學顯微鏡或電子束測試設備的電壓對比模式(electronbeam voltage contrast mode)等檢測設備來判斷。但是，當盲孔的深寬比不斷提高，使其深度超過80微米(μπι)時，光學顯微鏡就沒有辦法清楚觀察到盲孔底部。且由於各盲孔的底部都會電連接具有導電性的矽材料，因此也無法利用電子束測試設備的電壓對比模式準確分辨盲孔的深度和盲孔底部是否有殘渣存在。
【發明內容】
[0004]本發明提供了一種半導體盲孔的檢測方法，以解決現有技術的檢測缺陷。
[0005]為解決上述問題，本發明提供了一種半導體盲孔的檢測方法，包括提供一包括導電區的半導體基底；形成多個暴露出導電區的盲孔；於各個盲孔的側壁上形成一層阻檔層，其中阻檔層的電阻率大於導電區的電阻率；於各個盲孔的底部形成一層接觸層；及在形成各個接觸層後，利用帶電射線照射多個盲孔。
【專利附圖】
【附圖說明】
[0006]圖1是本發明半導體襯底中具有多個盲孔的上視示意圖。
[0007]圖2是沿著圖1中切線2-2』的半導體襯底剖面示意圖。
[0008]圖3是多個盲孔中填滿有導電物質的上視示意圖。
[0009]圖4是沿著圖3中切線3-3』的半導體襯底剖面示意圖。
[0010]圖5是多個盲孔包括有阻檔層和接觸層的剖面示意圖。
[0011]其中，附圖標記說明如下:
[0012]I 半導體基底10 盲孔[0013]IOa第一盲孔IOb第二盲孔[0014]IOc第三盲孔IOd第四盲孔[0015]12絕緣層16導電區[0016]30導電材料31電子束[0017]40a接面40c接面[0018]50阻檔層53接觸層
【具體實施方式】
[0019]雖然本發明以優選實施例公開如下，然而其並非用來限定本發明，任何本領域的技術人員，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，因此本發明的保護範圍以權利要求書所界定的為標準，為了不使本發明的精神難懂，部分公知結構和工藝步驟的細節將不在此揭露。
[0020]同樣地，附圖所表示為優選實施例中的裝置示意圖，但並非用來限定裝置的尺寸，特別是，為使本發明可更清晰地呈現，部分元件的尺寸可能放大呈現在圖中。而且，多個優選實施例中所公開相同的元件將標示相同或相似的符號，以使說明更容易且清晰。
[0021]請參照圖1及圖2，其中圖2是沿著圖1中切線2-2』的剖面示意圖。首先，如圖1，在一個半導體基底I內，例如矽基底或絕緣層上覆矽(silicon-on-1nsulator，SOI)基底形成多個盲孔10。其中，所述盲孔10的形成方式可以利用雷射鑽孔(Laser Drilling),等離子體蝕刻或各種溼蝕刻(各向同性或各向異性蝕刻)技術，使得各盲孔10a，10b, 10c, IOd大體上均具有垂直的側壁，但不限於此。而半導體基底I除了是矽基底外，也可以包括其它具有導電性的半導體材料，例如包括I1-VI族、II1-V族、及IV族元素。在這邊需注意的是，本發明可以應用在矽通孔製作工藝的前通孔(via first)或後通孔(via last)製作工藝。對於前通孔製作工藝來說，半導體基底I上可以具有一層絕緣層12，例如蝕刻停止層或保護層，用來保護半導體基底I ;另一方面，對於後通孔(via last)製作工藝，絕緣層12可以是層間介電層(inter layer dielectric, ILD)或金屬層間介電層(inter metaldielectric, I MD),但不限於此。`
[0022]由於各盲孔10a，10b, 10c, IOd的深度較佳會超過80微米(μ m)，因此其底部通常會位在半導體基底I內的導電區16內，使得所述導電區16被暴露出。其中，所述的導電區16具有N型或P型的導電型態，其可以佔半導體基底I的一部份或全部，較佳來說，導電區16佔半導體基底I的全部。在此情形下，由於盲孔10底部均位在導電區16內，所以若導電區16具有特定電位時，例如O電位，各盲孔10a，10b, 10c, IOd的底部也會具有所述電位。
[0023]仍如圖2所示。由於製作工藝的技術限制，盲孔10深度會隨著所存在的區域而改變，也就是說，各盲孔10a，10b, 10c, IOd底部的深度並非完全相同。舉例來說，第一盲孔IOa和第二盲孔IOb具有相同深度；第三盲孔IOc居次；而第四盲孔IOd的深度則是淺於上述所有盲孔 10a, 10b, 10c。
[0024]為了檢測各盲孔10的在半導體基底I內的深度，本發明採用電子束掃瞄的方式，利用電子束(primary beam)轟擊各盲孔10和其鄰近區域,並檢測各盲孔10產生的二次電子數量或強度，或檢測各個盲孔10的電位。為了讓各盲孔10所產生的二次電子數量有明顯的差異，本發明的特點是在進行檢測前，先在各盲孔10內填入阻檔層，例如，絕緣層。在下文中，會分別加以描述兩種優選實施例:在盲孔內填入阻檔層和導電材料；及盲孔內只填入阻檔層。
[0025]第一優詵實施例
[0026]在形成上述各盲孔10a，10b, 10c, IOd之後，接著會在各盲孔10的側壁形成一層阻檔層50，並且填入導電材料30至各盲孔10內。完成後的結構如圖3和圖4所示，其中圖3是多個盲孔中填滿有導電物質的上視示意圖；圖4是沿著圖3中切線3-3』的半導體襯底剖面示意圖。較佳來說，導電材料30的電阻率會小於導電區16的電阻率，其中，導電材料30可以包括鎢(W)、鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、鈮(Nb)、鉺(Er)、鑰(Mo)、鈷(Co)、鎳(Ni)、鉬(Pt)或其合金，但不限於此。且阻檔層50和導電區16間不是歐姆接觸。在這邊要注意的是，若沒有進行適當的處理，此時導電材料30和導電區16間通常是肖特基接觸。為了增加之後檢測時各盲孔間的對比強度差異，本優選實施例的特點是在填入導電材料30後，再進行一工藝，例如熱處理工藝，使得導電材料30和導電區16間具有歐姆接觸的接面。如圖4所示，在進行熱處理工藝21後，導電材料30和導電區16間的接面40a會具有歐姆接觸性質。
[0027]在之後的檢測中，當檢測機臺，例如電子束晶片缺陷檢測機臺，利用能量小於2千伏特(kV)的電子束31照射填滿有導電材料30的多個盲孔10時，因為阻檔層50的電阻率會大於導電區16的電阻率，所以電子沒有辦法從導電區16通過絕緣接面40c而進入導電材料30，而只有鄰近各盲孔10a，10b, 10c, IOd底部的導電區16才有可能和導電材料30直接接觸，而具有歐姆接觸性質。因此，若各盲孔10a，10b, 10c, IOd在檢測時填有導電材料30，則可以提高檢測時的二次電子強度。
[0028]然而，在這樣的情況下，通常會造成二次電子強度太高，使得各盲孔10a, 10b, 10c, IOd的深度仍然沒有辦法精確分辨。因此，本發明另外提出一個第二優選實施例，用來解決這個缺陷。
[0029]第二優詵實施例
[0030]請參考圖5，圖5是多個盲孔的側壁包括阻檔層的剖面示意圖。圖5的結構和形成方式大部分類似如圖4的結構和形成方式，也就是說，各盲孔10a，10b, 10c, IOd中同樣有阻檔層50。但是，和第一優選實施例不同的地方是，圖5中的各盲孔10a，10b, 10c, IOd內沒有填入導電材料30 (或者是先填入導電材料30，經過適當的工藝後再被去除)，且鄰近各盲孔10底部的導電區16內會包括具有歐姆接觸性質的接觸層53。舉例來說，形成接觸層53的方式可以包括下列步驟之一:(I)利用外延工藝，在各個盲孔10的底部形成一層外延層；(2)進行金屬沉積工藝，在各個盲孔10的底部形成一層金屬層；及(3)進行一沉積和擴散工藝，在各個盲孔10的底部形成一層金屬矽化物層。換句話說，接觸層53可以包括外延層，金屬層或金屬矽化物層，但不限定於此。
[0031]因此在這樣的情況下，類似第一優選實施例，當檢測機臺，例如電子束晶片缺陷檢測機臺，利用能量小於2千伏特(kV)的電子束31照射具有阻檔層50和接觸層53的多個盲孔10時，由於第一盲孔IOa和第二盲孔IOb最深,所以從盲孔10a, IOb底部產生的二次電子最不容易被盲口 10上方的檢測裝置接收，所以具有最弱的二次電子信號強度；而第三盲孔IOc的深度次於第一盲孔IOa和第二盲孔10b，所以第三盲孔IOc的二次電子信號強度會高於第一盲孔IOa和第二盲孔IOb的二次電子信號強度；第四盲孔IOd最淺,所以其底部產生的二次電子最容易被盲口 10上方的檢測裝置接收，因此具有最弱的二次電子信號強度(可以從圖5中看出各盲孔產生的二次電子數目略有不同)。
[0032]比較現行的技術，由於現行的檢測技術不會在導電材料30和導電區16間形成具有歐姆接觸性質的接觸層53，也不會在各盲孔10a，10b, 10c, IOd的側壁形成一層阻檔層
50。所以造成各盲孔10會產生相近強度或數量的二次電子，使得檢測機臺無法明確分辨正常盲孔10a，IOb和異常盲孔10c，IOd0相對照下，本發明的檢測技術可以明確且輕易的分辨出正常盲孔10a，IOb和異常盲孔10c，IOd間的差別。此外，本發明的檢測技術或許也可以用來辨別異常盲孔10c，IOd內高電阻層20的殘留程度。
[0033]上述的各個盲孔10的俯視外形除了是圓孔外，在其它優選實施例中，其也可以是橢圓或條狀。此外，上述的檢測方法是採用被動(passive)電壓對比模式(半導體基底I接地)。但是，根據其它優選實施例，檢測方法也可以採用有源(active)電壓對比模式的檢測方法，也就是說，半導體基底I會被施加電壓，使得導電區16具有正電位或負電位。更進一步來說，上述的檢測機臺不限定是電子束晶片缺陷檢測機臺，也可以被替代成聚焦離子束(focused ion beam, FIB)晶片缺陷檢測機臺。也就是說，在檢測時不一定要利用電子束轟擊半導體基底1，電子束也可以被替代成正電荷束，例如鎵離子束或其它離子束，但不限於此。因此在不違背本發明的精神下，也可以利用聚焦離子束晶片缺陷檢測機臺檢測盲孔中的缺陷。
[0034]以上所述僅為本發明的優選實施例而已，並不用於限制本發明，對於本領域的技術人員來說，本發明可以有各種更改和變化。凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護範圍之內。
【權利要求】
1.一種半導體盲孔的檢測方法，其特徵在於，包括:提供一包括導電區的半導體基底；形成多個暴露出所述導電區的盲孔；於至少一所述多個盲孔的側壁上形成一層阻檔層，其特徵在於所述阻檔層的電阻率大於所述導電區的電阻率；於所述各個盲孔的底部形成一層接觸層；及在形成所述各個接觸層後，利用帶電射線照射所述多個盲孔。
2.根據權利要求1所述半導體盲孔的檢測方法，其特徵在於，所述接觸層的形成方式包括下列步驟之一:利用一外延工藝，在各個盲孔的底部形成一層外延層；進行一金屬沉積工藝，在各個盲孔的底部形成一層金屬層；及進行一沉積及擴散工藝，在各個盲孔的底部形成一層金屬娃化物層
3.根據權利要求1所述半導體盲孔的檢測方法，其特徵在於，所述阻檔層是一絕緣層。
4.根據權利要求1所述半導體盲孔的檢測方法，其特徵在於，所述阻檔層和所述半導體基底間不是歐姆接觸。
5.根據權利要求1所述半導體盲孔的檢測方法，其特徵在於，所述接觸層具有歐姆接觸。
6.根據權利要求1所述半導體盲孔的檢測方法，其特徵在於，在利用所述帶電射線照射填滿有所述多個盲孔後，還包括下列步驟之一:檢測所述各個盲孔產生的二次電子強度；及檢測所述各個盲孔的電位。
7.根據權利要求1所述半導體盲孔的檢測方法，其特徵在於，所述各個盲孔具有不同深度。
8.根據權利要求1所述半導體盲孔的檢測方法，其特徵在於，所述多個盲孔的深度均大於80微米。
9.根據權利要求1所述半導體盲孔的檢測方法，其特徵在於，所述帶電射線包含電子束或離子束。
【文檔編號】H01L21/768GK103456655SQ201210174235
【公開日】2013年12月18日 申請日期:2012年5月30日 優先權日:2012年5月30日
【發明者】陳逸男, 徐文吉, 葉紹文, 劉獻文 申請人:南亞科技股份有限公司