一種高穩態多埠puf電路的製作方法
2023-11-11 19:36:32 1
專利名稱：一種高穩態多埠puf電路的製作方法
技術領域：
本發明涉及一種晶片PUF防偽技術領域，尤其是涉及ー種高穩態多端ロ PUF電路。
背景技術：
2001年3月Pappu在《Physical One-Way Functions))中提出的物理不可克隆函數(Physical Unclonable Functions,簡稱PUF)具有卩隹一性和不可克隆性，可以被廣泛用來作為身份認證和防偽手段。集成晶片上採用PUF技術最早由麻省理工大學的Gassend等研究人員提出。PUF技術是ー種晶片領域的「生物特徵」識別技術，也可以稱之為「晶片DNA」技術，其通過PUF電路提取晶片製造過程中不可避免產生的エ藝偏差(包括氧化層厚度，W/L和隨機離子參雜等因素)，生成無限多個、特有的密鑰，這些密鑰不可預測和安排，永久存 在，即使是晶片的製造商也無法仿製。PUF電路從晶片上動態提取這個晶片所特有的無限多的密鑰，這些密鑰可以廣泛的應用於晶片的安全和防偽。PUF技術可以提高晶片和晶片系統的安全和可靠等級，在晶片安全防偽領域取得了廣泛的應用。目前，晶片的PUF防偽技術中主要採用傳統的單端ロPUF電路。傳統的單端ロ PUF電路中的PUF電路單元主要採用Holcomb等提出的利用SRAM上電初始值實現PUF的電路結構。如圖I所示，該PUF電路單元由交叉耦合反相器VI、第一 NMOS傳輸管Tl和第二 NMOS傳輸管T2構成。交叉耦合反相器由兩個NMOS管和兩個PMOS管組成，第一 NMOS傳輸管Tl和第二 NMOS傳輸管T2與交叉耦合反相器的連接點0和
I為兩個狀態節點。當PUF電路單元沒有接電源的時候，兩個狀態節點都為00 ;當PUF電
路單元接通電源後，由於交叉耦合反相器存在不同的驅動能力，00不穩定的狀態將過渡到穩定的狀態10或01，11狀態為不穩定狀態和不可到達。交叉耦合反相器的狀態由組成其的電晶體閾值電壓匹配情況決定，PUF電路單元產生的邏輯電平輸出對應交叉耦合反相器隨機Vt的エ藝偏差。該PUF電路單元主要利用指紋識別的方法來提取SRAM上電產生的物理指紋，從而有效地提取製造時的物理器件隨機的閾值電壓失配，並消除-Mds聲的幹擾，
但是在第一 NMOS傳輸管Tl和第二 NMOS傳輸管T2都打開的情況下，Q和β兩個狀態節點
直接與外部電路導通，其邏輯狀態容易受到外部信號和噪聲的幹擾，以致PUF電路單元噪聲容限較小，穩定性較差。由於單端ロ PUF電路只具有ー個端ロ，毎次訪問只能輸出ー個密鑰，當需要輸出多個密鑰時，需要對其進行頻繁訪問，不但耗時而且會導致功耗增加。為此，多端ロ PUF電路的研究具有現實意義。另外如果將上述PUF電路單元應用於多端ロ PUF電路，該PUF電路單元的噪聲容限會隨著端ロ的增加而越來越小，從而多端ロ PUF電路的噪聲容限也越來越小，以致多端ロ PUF電路的輸出結果很容易受到噪聲的幹擾，可靠性和準確性很低，晶片安全性能差。
發明內容
本發明所要解決的技術問題是提供ー種具有多個相互獨立的訪問端ロ，可以實現一次訪問中輸出多個密鑰，避免對PUF電路的頻繁訪問，節省時間、功耗較低的高穩態多端ロ PUF電路。本發明解決上述技術問題所採用的技術方案為ー種高穩態多端ロ PUF電路，包括解碼電路模塊、PUF電路單元陣列、靈敏放大器、選擇器、鎖存器、時序控制電路模塊和FIFO輸出電路單元，所述的解碼電路模塊與所述的PUF電路單元陣列連接，所述的PUF電路單元陣列與所述的靈敏放大器連接，所述的靈敏放大器與所述的選擇器連接，所述的選擇器與所述的鎖存器連接，所述的鎖存器與所述的FIFO輸出電路單元連接，所述的時序控制電路模塊分別與所述的解碼電路模塊、所述的PUF電路單元陣列、所述的靈敏放大器、所述的選擇器和所述的鎖存器連接，所述的PUF電路單元陣列包括至少兩個PUF電路單元。所述的PUF電路單元包括第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第i^一NMOS管、第十二 NMOS管、第一交叉耦合反相器、第二交叉耦合反相器、第一隔離反相器和第 ニ隔離反相器，所述的第一 NMOS管的柵極和所述的第二 NMOS管的柵極連接，所述的第三NMOS管的柵極和所述的第四NMOS管的柵極連接，所述的第五NMOS管的柵極和所述的第六NMOS管的柵極連接，所述的第七NMOS管的柵極和所述的第八NMOS管的柵極連接，所述的第九NMOS管的柵極和所述的第十NMOS管的柵極連接，所述的第十一 NMOS管的柵極和所述的第十二 NMOS管的柵極連接，所述的第一 NMOS管的源極、所述的第三NMOS管的源極、所述的第一交叉耦合反相器的輸入端、所述的第二交叉耦合反相器的輸出端和所述的第一隔離反相器的輸入端並接，所述的第二 NMOS管的源極、所述的第四NMOS管的源極、所述的第一交叉耦合反相器的輸出端、所述的第二交叉耦合反相器的輸入端和所述的第二隔離反相器的輸入端並接，所述的第五NMOS管的源極、所述的第七NMOS管的源極、所述的第九NMOS管的源極、所述的第十一 NMOS管的源極和所述的第一隔離反相器的輸出端並接，所述的第六NMOS管的源極、所述的第八NMOS管的源極、所述的第十NMOS管的源極、所述的第十二 NMOS管的源極和所述的第二隔離反相器的輸出端並接。所述的第一隔離反相器由第一 PMOS管和第十三NMOS管組成，所述的第一 PMOS管的漏極連接電源端，所述的第十三NMOS管的源極連接接地端，所述的第一 PMOS管的源極和所述的第十三NMOS管的漏極並接且其公共連接端為所述的第一隔離反相器的輸出端，所述的第一 PMOS管的柵極和所述的第十三NMOS管的柵極並接且其公共連接端為所述的第一隔離反相器的輸入端，所述的第二隔離反相器的電路結構與所述的第一隔離反相器的電路結構相同。所述的第一隔離反相器由第十四NMOS管組成，所述的第十四NMOS管為隔離型的NMOS管，所述的第十四NMOS管的柵極為所述的第一隔離反相器的輸入端，所述的第十四NMOS管的漏極為所述的第一隔離反相器的輸出端，所述的第十四NMOS管的源極接地，所述的第二隔離反相器的電路結構與所述的第一隔離反相器的電路結構相同。所述的解碼電路模塊包括一級解碼電路單元和ニ級解碼電路單元，所述的ー級解碼電路単元包括第一觸發器、第二觸發器、第三觸發器、第一解碼器、第二解碼器和第三解碼器，所述的第一觸發器與所述的第一解碼器連接，所述的第二觸發器與所述的第二解碼器連接，所述的第三觸發器與所述的第三解碼器連接，所述的ニ級解碼電路單元包括三輸入與門和負載驅動模塊，所述的第一解碼器、所述的第二解碼器和所述的第三解碼器分別連接所述的三輸入與門的三個輸入端，所述的三輸入與門的輸出端與所述的負載驅動模塊連接。所述的第一觸發器、所述的第二觸發器和所述的第三觸發器均為D觸發器，所述的第一解碼器和所述的第二解碼器均為2-4解碼器，所述的第三解碼器為1-2解碼器。所述的負載驅動模塊包括三態反相器、第一輸出反相器、第二輸出反相器和第十六NMOS管，所述的三態反相器的輸入端與所述的三輸入與門的輸出端連接，所述的三態反相器的選通端與所述的第十六NMOS管的漏 極並接且接入讀字線使能信號，所述的第十六NMOS管的源極、所述的三態反相器的輸出端和所述的第一輸出反相器的輸入端並接，所述的第一輸出反相器的輸出端與所述的第二輸出反相器的輸入端連接，所述的第二輸出反相器的輸出端與所述的第十六NMOS管的柵極連接。所述的第一輸出反相器為X4反相器，所述的第二輸出反相器為X6反相器。與現有技術相比，本發明的優點在於通過設置解碼電路模塊、PUF電路單元陣列、靈敏放大器、選擇器、鎖存器、時序控制電路模塊和FIFO輸出電路單元，PUF電路單元陣列包括至少兩個PUF電路單元，使PUF電路具有多個獨立的訪問端ロ，實現了一次訪問中輸出多個密鑰，避免了 PUF電路的頻繁訪問，節省了時間，降低了電路功耗；
當PUF電路單元中設置第一隔離反相器和第二隔離反相器，第一隔離反相器的輸入端與第一交叉耦合反相器的輸入端和第二交叉耦合反相器的輸出端連接，第二隔離反相器的輸入端與第一交叉耦合反相器的輸出端和第二交叉耦合反相器的輸入端連接，當第一隔離反相器和第二隔離反相器放電時，不會影響第一隔離反相器的輸入端的電位和第二隔離反相器的輸入端的電位，即不會對第一交叉耦合反相器和第二交叉耦合反相器的製造エ藝偏差導致的不同驅動能力造成影響，提高了 PUF電路單元的靜態噪聲容限保證多端ロ PUF電路的噪聲容限不會隨著PUF電路端ロ的增加而減少，使多端ロ PUF具有較高的可靠性和穩定性，提高了其安全性；
當第一隔離反相器由第十四NMOS管組成，第十四NMOS管為隔離型的NMOS管，第十四NMOS管的柵極為第一隔離反相器的輸入端，第十四NMOS管的漏極為第一隔離反相器的輸出端，第十四NMOS管的源極接地，第二隔離反相器的電路結構與第一隔離反相器的電路結構相同時，可以減少第一隔離反相器和第二隔離反相器中的電晶體數目，節省晶片面積，降低成本；
當解碼電路模塊包括一級解碼電路單元和ニ級解碼電路單元時，可以提高多端ロ PUF電路的解碼速度，降低其解碼功耗；
當負載驅動模塊包括三態反相器、第一輸出反相器、第二輸出反相器和第十六NMOS管時，可以提高訪問速度，增加讀出數據的穩定性；
當負載驅動模塊的第一輸出反相器為X4反相器，第二輸出反相器為X6反相器時，可以通過第一輸出反相器將上級輸出負載驅動能力提高4倍，通過第二輸出反相器將上級輸出負載驅動能力提高I. 5倍。
圖I為現有技術中的PUF電路單元的電路 圖2為本發明的結構示意圖；圖3為本發明的PUF電路單元的電路 圖4為本發明的PUF電路單元的第一隔離反相器或者第二隔離反相器的電路 圖5為本發明實施例的256位四端ロ PUF電路的結構示意 圖6為圖5所示256位四端ロ PUF電路的讀路徑的電路結構示意 圖7為本發明的時序控制電路模塊的電路 圖8為圖5所示256位四端ロ PUF電路的測試晶片的頻率特徵和功耗曲線；
圖9為圖5所示256位四端ロ PUF電路的電壓和溫度的魯棒性；
圖10為本發明的靜態噪聲容限的蒙特卡洛仿真結果。
具體實施例方式以下結合附圖實施例對本發明作進ー步詳細描述。如圖2所示，ー種高穩態多端ロ PUF電路，包括解碼電路模塊1、PUF電路單元陣列
2、靈敏放大器3、選擇器4、鎖存器5、時序控制電路模塊7和FIFO輸出電路單元6，解碼電路模塊I與PUF電路單元陣列2連接，PUF電路單元陣列2與靈敏放大器3連接，靈敏放大器3與選擇器4連接，選擇器4與鎖存器5連接，鎖存器5與FIFO輸出電路6單元連接，時序控制電路模塊7分別與解碼電路模塊I、PUF電路單元陣列2、靈敏放大器3、選擇器4和鎖存器5連接，PUF電路單元陣列2包括至少兩個PUF電路單元21。如圖3所示，本發明的PUF電路單元21包括第一 NMOS管NI、第二 NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第^^一 NMOS管Nil、第十二 NMOS管N12、第一交叉率禹合反相器Inv1、第二交叉稱合反相器Inv2、第一隔離反相器Inv3和第二隔離反相器Inv4,第一 NMOS管NI的柵極和第二 NMOS管N2的柵極連接，第三NMOS管N3的柵極和第四NMOS管N4的柵極連接，第五NMOS管N5的柵極和第六NMOS管N6的柵極連接，第七NMOS管N7的柵極和第八NMOS管N8的柵極連接，第九NMOS管N9的柵極和第十NMOS管NlO的柵極連接，第i^一 NMOS管Nll的柵極和第十二 NMOS管N12的柵極連接，第一 NMOS管NI的源極、第三NMOS管N3的源極、第一交叉耦合反相器Inv1的輸入端、第二交叉耦合反相器Inv2的輸出端和第一隔離反相器Inv3的輸入端並接於第一狀態節點P,第二 NMOS管N2的源扱、第四NMOS管N4的源極、第一交叉耦合反相器Inv1的輸出端、第二交叉耦合反相器Inv2的輸入端和第二隔離反相器Inv4的輸入端並接與第一互補狀態節點F，第五NMOS管N5的源極、第七NMOS管N7的源極、第九NMOS管N9的源極、第i^一 NMOS管Nll的源極和第一隔離反相器Inv3的輸出端並接於第二狀態節點#，第六NMOS管N6的源極、第八NMOS管N8的源極、第十NMOS管NlO的源極、第十二 NMOS管N12的源極和第二隔離反相器Inv4的輸出端並接於第二互補狀態節點冧。PUF電路單元21與解碼電路模塊I連接，解碼電路模塊I中設置有多個寫字線、寫位線、讀字線、互補讀字線、讀位線和互補讀位線。第一 NMOS管NI的漏極用於連接解碼電路模塊I的第一寫位線WBL1,第二 NMOS管N2的漏極用於連接解碼電路模塊I的第一互補寫位線,第三NMOS管N3的漏極用於連接解碼電路模塊I的第ニ寫位線r現麼第四NMOS管N4的漏極用於連接解碼電路模塊I的第二互補寫位線Μ 2 ,第五NMOS管N5的漏極用於連接解碼電路模塊I的第一讀位線RBLl,第六NMOS管N6的漏極用於連接解碼電路模塊I的第一互補讀位線mi ,第七NMOS管N7的漏極用於連接解碼電路模塊I的第二讀位線ガガム ，第八NMOS管N8的漏極用於連接解碼電路模塊I的第二互補讀位線皿2 ,第九NMOS管N9的漏極用於連接解碼電路模塊I的第三讀位線ASL ，第十NMOS管NlO的漏極用於連接解碼電路模塊I的第三互補讀位線，第i^一 NMOS管Nll的漏極用於連接解碼電路模塊I的第四讀位線ガ現も第十二NMOS管N12的漏極用於連接解碼電路模塊I的第三互補讀位線，第一 NMOS管NI的柵極和第二 NMOS管N2的柵極用於連接解碼電路模塊I的第一寫字線mJ，第三NMOS管N3的柵極和第四NMOS管N4的柵極用於連接解碼電路模塊I的第二寫字線亂2，第五NMOS管N5的柵極和第六NMOS管N6的柵極用於連接解碼電路模塊I的第一讀字線ガFZ7，第七NMOS管N7的柵極和第八NMOS管N8的柵極用於連接解碼電路模塊I的第二讀字線RWL2,第九NMOS管N9的柵極和第十NMOS管NlO的柵極用於連接解碼電路模塊I的第三讀字線層ZJ，第i^一 NMOS管Nll的柵極和第十二 NMOS管N12的柵極用於連接解碼電路模塊I的第四讀字線ガFZl如圖4所示，本發明的PUF電路單元21中的第一隔離反相器Inv3可以由第一PMOS管Pl和第十三NMOS管N13組成，第一 PMOS管Pl的漏極連接電源端，第十三NMOS管N13的源極連接接地端，第一 PMOS管Pl的源極與第十三NMOS管N13的漏極並接且其公共連接 端為第一隔離反相器Inv3的輸出端，第一 PMOS管Pl的柵極和第十三NMOS管N13的柵極並接且其公共連接端為第一隔離反相器Inv3的輸入端，第二隔離反相器Inv4的電路結構與第一隔離反相器Inv3的電路結構相同。本發明的PUF電路單元21中的第一隔離反相器Inv3也可以由第十四NMOS管N14組成，第十四NMOS管N14為隔離型的NMOS管，第十四NMOS管N14的柵極為第一隔離反相器Inv3的輸入端，第十四NMOS-NH的漏極為第一隔離反相器Inv3的輸出端，第十四NMOS管N14的源極接地，第二隔離反相器Inv4的電路結構與第一隔離反相器Inv4的電路結構相同。實施例本實施例的ー種高穩態多端ロ PUF電路具有四個端ロ，即PUF電路單元陣列2包括四個PUF電路單元21，我們得到ー種256位四端ロ PUF電路。如圖5所示，ー種256位四端ロ PUF電路，包括解碼電路模塊1、PUF電路單元陣列2、靈敏放大器3、選擇器4、鎖存器5、時序控制電路模塊7和FIFO輸出電路單元6，解碼電路模塊I與PUF電路單元陣列2連接，PUF電路單元陣列2與靈敏放大器3連接，靈敏放大器3與選擇器4連接，選擇器4與鎖存器5連接，鎖存器5與FIFO輸出電路6單元連接，時序控制電路模塊7分別與解碼電路模塊1、PUF電路單元陣列2、靈敏放大器3、選擇器4和鎖存器5連接，PUF電路單元陣列2包括至少兩個PUF電路單元21。為了提高解碼速度和降低解碼功耗，解碼電路模塊I中可以採用兩級解碼的方式實現解碼。解碼電路模塊I包括一級解碼電路單元11和ニ級解碼電路單元12，一級解碼電路單元11包括第一觸發器111、第二觸發器112、第三觸發器113、第一解碼器114、第二解碼器115和第三解碼器116，第一觸發器111與第一解碼器114連接，第二觸發器112與第二解碼器115連接，第三觸發器113與第三解碼器116連接，ニ級解碼電路單元12包括三輸入與門121和負載驅動模塊122，第一解碼器114、第二解碼器115和第三解碼器116分別連接三輸入與門121的三個輸入端，三輸入與門121的輸出端與負載驅動模塊122連接。第一觸發器111、第二觸發器112和第三觸發器113可以均為D觸發器，第一解碼器114和第二解碼器115可以均為2-4解碼器，第三解碼器116可以為1-2解碼器，選擇器5可以為4:1選擇器。如圖6所不,負載驅動模塊122包括三態反相器F1、第一輸出反相器F2、第二輸出反相器F3和第十六NMOS管N16，三態反相器F3的輸入端與三輸入與門121的輸出端連接，三態反相器Fl的選通端與第十六NMOS管N16的漏極並接且接入讀字線使能信號RL_EN，第十六NMOS管N16的源極、三態反相器Fl的輸出端和第一輸出反相器F2的輸入端並接於節點A,第一輸出反相器F2的輸出端與第二輸出反相器F3的輸入端連接,第二輸出反相器F3的輸出端與第十六NM0S-N16的柵極連接。為了保證可靠的讀操作，讀控制信號必須滿足嚴格的時序。本發明通過時序控制電路模塊7實現對讀控制信號的控制，時序控制電路模塊7分別輸出讀字線使能信號RL_EN、預充電使能信號PRE_EN、靈敏放大使能信號SA_EN、選擇器使能信號和鎖存器使能信號，其電路圖如圖7所示。本實施例的256位四端ロ PUF電路的讀路徑的工作原理為輸入信號首先通過ー級解碼電路單元11進行解碼，一級解碼電路單元11分為三路解碼，第一路解碼由第一觸發器111和第一解碼器114實現，第二路解碼由第二觸發器112和第二解碼器115實現，第三路解碼由第三觸發器113和第三解碼器116實現，一級解碼電路單元11的三路輸出選擇信號輸入ニ級解碼電路單元12中的三輸入與門121的三個輸入端，三輸入與門121輸出讀字線互補信號RLB。兩級解碼後輸出的讀字線互補信號RLB經過負載驅動模塊122被讀字線使能信號RL_EN截成所需要的脈衝信號。脈衝信號的寬度是由讀字線使能信號RL_EN的寬度決定的，而讀字線使能信號RL_EN的寬度則是由PUF電路單元21將讀字線放電至靈敏放大器4所能敏感的最小位線電壓差的時間決定的。當讀字線互補信號RLB輸入負載驅動模塊122吋，讀字線使能信號RL_EN信號有效，讀字線互補信號RLB經過三態反相器Fl、第一輸出反相器F2和第二輸出反相器F3後輸出最終的讀字線信號RL。在讀字線使能信號RL_EN剛開始有效時，由於讀字線信號RL為低，三態反相器Fl後面的第十六NMOS管N16是不導通的。隨著讀字線信號RL為高，讀字線使能信號RL_EN信號仍為高，第十六NMOS管N16作為傳輸管開關導通，節點A保持為高電平。當讀字線使能信號RL_EN信號下降沿到來吋，三態反相器Fl輸出浮空，此時讀字線信號RL仍然有效，第十六NMOS管N16導通將節點A下拉至低電平，經過第一輸出反相器F2和第二輸出反相器F3拉低讀字線信號RL，讀字線信號RL信號無效，第十六NMOS管N16關斷，從而完成解碼過程，選中需要輸出的PUF電路単元21。在讀字線脈衝信號有效前，預充電使能信號PRE_EN信號無效，完成讀字線RBL的預充電，等待讀字線信號到達，開始讀操作過程。一旦讀字線信號到達，被選中PUF電路單元21的第五NMOS管N5和第六NMOS管N6 (即讀NMOS管)打開，PUF電路單元21根據其內容對其中的一根字線放電。當讀字線和互補讀字線上建立起足夠的差分信號時，靈敏放大使能信號SA_EN有效，敏感放大器4將差分的讀字線信號放大至全擺幅信號，經過鎖存器5送給FIFO輸出電路單元6。接著，字線信號中的讀字線信號無效，靈敏放大使能信號SA_EN信號無效，預充電使能信號PRE_EN有效，對讀字線重新開始預充電，為下一周的讀操作做好準備。自此，完成一次讀操作。採用TSMC 65nm low-power CMOSエ藝製造了 256位四端ロ PUF電路的測試晶片。 測試晶片包括256位四端ロ PUF電路、測試電路和時鐘鎖相環(PLL)。其中256位四端ロPUF電路採用全定製方式實現，面積為O. 045mm2 ;PLL提供內部高頻時鐘信號。測試晶片包括34個輸入輸出端ロ，20個信號埠和14個電源端ロ。256位四端ロ PUF電路的測試晶片的頻率特徵和功耗曲線如圖8所示；電壓和溫度的魯棒性如圖9所示。將本發明的高穩態多端ロ PUF電路與採用傳統的不帶隔離反相器的PUF電路單元製作的多端ロ PUF電路在讀模式下進行噪聲容限的比較，沒有隔離反相器的PUF電路單元隨著讀埠數的增多，靜態噪聲容限迅速下降，最壞情況為當有四個端ロ同時進行讀操作時，其靜態噪聲容限只有60mV。而本發明的帶隔離反相器的PUF電路單元，在讀操作時噪聲容限都為456mV，其噪聲容限不隨讀操作的埠數量的增加而減少。由此可知，在四端ロ同時進行讀操作的情況下，本發明的靜態噪聲容限是採用傳統的不帶隔離反相器的PUF電路單元製作的多端ロ PUF電路的6. 5倍。由此可以得出，本發明的多端ロ PUF具有更好的穩定性。本發明的多端ロ PUF電路的靜態噪聲容限的蒙特卡洛仿真結果如圖10所示，其中圖10中的(b)圖為不同晶片間輸出碰撞的概率，由圖中可知不同晶片輸出密鑰間的碰撞概率幾乎為零。
綜上所述，高穩態多端ロ PUF (Physical Unclonable Functions)電路利用IC製造過程中的エ藝偏差，實現不可克隆密鑰。實驗結果表明，在實際環境因素變化範圍內，晶片間存在足夠變化量，使每個多端ロ PUF電路密鑰具有唯一性和可靠性。
權利要求
1.ー種高穩態多端ロ PUF電路，其特徵在於包括解碼電路模塊、PUF電路單元陣列、靈敏放大器、選擇器、鎖存器、時序控制電路模塊和FIFO輸出電路單元，所述的解碼電路模塊與所述的PUF電路單元陣列連接，所述的PUF電路單元陣列與所述的靈敏放大器連接，所述的靈敏放大器與所述的選擇器連接，所述的選擇器與所述的鎖存器連接，所述的鎖存器與所述的FIFO輸出電路單元連接，所述的時序控制電路模塊分別與所述的解碼電路模塊、所述的PUF電路單元陣列、所述的靈敏放大器、所述的選擇器和所述的鎖存器連接，所述的PUF電路單元陣列包括至少兩個PUF電路單元。
2.根據權利要求I所述的ー種高穩態多端ロPUF電路，其特徵在於所述的PUF電路單元包括第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第i^一 NMOS管、第十二 NMOS管、第一交叉耦合反相器、第二交叉耦合反相器、第一隔離反相器和第二隔離反相器，所述的第一NMOS管的柵極和所述的第二 NMOS管的柵極連接，所述的第三NMOS管的柵極和所述的第四NMOS管的柵極連接，所述的第五NMOS管的柵極和所述的第六NMOS管的柵極連接，所述的第七NMOS管的柵極和所述的第八NMOS管的柵極連接，所述的第九NMOS管的柵極和所述的第十NMOS管的柵極連接，所述的第十一 NMOS管的柵極和所述的第十二 NMOS管的柵極連接，所述的第一 NMOS管的源極、所述的第三NMOS管的源極、所述的第一交叉耦合反相器的輸入端、所述的第二交叉耦合反相器的輸出端和所述的第一隔離反相器的輸入端並接，所述的第二 NMOS管的源極、所述的第四NMOS管的源極、所述的第一交叉耦合反相器的輸出端、所述的第二交叉耦合反相器的輸入端和所述的第二隔離反相器的輸入端並接，所述的第五NMOS管的源極、所述的第七NMOS管的源極、所述的第九NMOS管的源極、所述的第i^一 NMOS管的源極和所述的第一隔離反相器的輸出端並接，所述的第六NMOS管的源極、所述的第八NMOS管的源極、所述的第十NMOS管的源極、所述的第十二 NMOS管的源極和所述的第二隔離反相器的輸出端並接。
3.根據權利要求2所述的ー種高穩態多端ロPUF電路，其特徵在於所述的第一隔離反相器由第一 PMOS管和第十三NMOS管組成，所述的第一 PMOS管的漏極連接電源端，所述的第十三NMOS管的源極連接接地端，所述的第一 PMOS管的源極和所述的第十三NMOS管的漏極並接且其公共連接端為所述的第一隔離反相器的輸出端，所述的第一 PMOS管的柵極和所述的第十三NMOS管的柵極並接且其公共連接端為所述的第一隔離反相器的輸入端，所述的第二隔離反相器的電路結構與所述的第一隔離反相器的電路結構相同。
4.根據權利要求2所述的ー種高穩態多端ロPUF電路，其特徵在於所述的第一隔離反相器由第十四NMOS管組成，所述的第十四NMOS管為隔離型的NMOS管，所述的第十四NMOS管的柵極為所述的第一隔離反相器的輸入端，所述的第十四NMOS管的漏極為所述的第一隔離反相器的輸出端，所述的第十四NMOS管的源極接地，所述的第二隔離反相器的電路結構與所述的第一隔離反相器的電路結構相同。
5.根據權利要求I所述的ー種高穩態多端ロPUF電路，其特徵在於所述的解碼電路模塊包括一級解碼電路單元和ニ級解碼電路單元，所述的ー級解碼電路單元包括第一觸發器、第二觸發器、第三觸發器、第一解碼器、第二解碼器和第三解碼器，所述的第一觸發器與所述的第一解碼器連接，所述的第二觸發器與所述的第二解碼器連接，所述的第三觸發器與所述的第三解碼器連接，所述的ニ級解碼電路單元包括三輸入與門和負載驅動模塊，所述的第一解碼器、所述的第二解碼器和所述的第三解碼器分別連接所述的三輸入與門的三個輸入端，所述的三輸入與門的輸出端與所述的負載驅動模塊連接。
6.根據權利要求5所述的ー種高穩態多端ロPUF電路，其特徵在於所述的第一觸發器、所述的第二觸發器和所述的第三觸發器均為D觸發器，所述的第一解碼器和所述的第二解碼器均為2-4解碼器，所述的第三解碼器為1-2解碼器。
7.根據權利要求5所述的ー種高穩態多端ロPUF電路，其特徵在於所述的負載驅動模塊包括三態反相器、第一輸出反相器、第二輸出反相器和第十六NMOS管,所述的三態反相器的輸入端與所述的三輸入與門的輸出端連接，所述的三態反相器的選通端與所述的第十六NMOS管的漏極並接且接入讀字線使能信號，所述的第十六NMOS管的源極、所述的三態反相器的輸出端和所述的第一輸出反相器的輸入端並接，所述的第一輸出反相器的輸出端與所述的第二輸出反相器的輸入端連接，所述的第二輸出反相器的輸出端與所述的第十六NMOS管的柵極連接。
8.根據權利要求7所述的ー種高穩態多端ロPUF電路，其特徵在於所述的第一輸出反相器為X4反相器，所述的第二輸出反相器為X6反相器。
全文摘要
本發明公開了一種高穩態多埠PUF電路，包括解碼電路模塊、PUF電路單元陣列、靈敏放大器、選擇器、鎖存器、時序控制電路模塊和FIFO輸出電路單元，解碼電路模塊與PUF電路單元陣列連接，PUF電路單元陣列與靈敏放大器連接，靈敏放大器與選擇器連接，選擇器與鎖存器連接，鎖存器與FIFO輸出電路單元連接，時序控制電路模塊分別與解碼電路模塊、PUF電路單元陣列、靈敏放大器、選擇器和鎖存器連接，PUF電路單元陣列包括至少兩個PUF電路單元；優點是可以一次訪問中輸出多個密鑰，避免了PUF電路的頻繁訪問，節省了時間，降低了電路功耗。
文檔編號H03K19/094GK102710252SQ20121017496
公開日2012年10月3日 申請日期2012年5月28日 優先權日2012年5月28日
發明者張學龍, 張躍軍, 汪鵬君 申請人:寧波大學