用於增強高速數據存取中刷新操作的半導體存儲裝置的製作方法
2023-12-02 10:38:46 1
專利名稱：用於增強高速數據存取中刷新操作的半導體存儲裝置的製作方法
技術領域：
本發明涉及一種半導體存儲裝置，尤其涉及一種用於高速數據存取中半導體存儲裝置的刷新操作。
背景技術：
半導體存儲裝置一般分為隨機存取存儲器(RAM)及只讀存儲器(ROM)兩種。
RAM包含動態RAM(DRAM)及靜態RAM(SRAM)。DRAM的一個單元具有一個電晶體及一個電容器；而SRAM的一個單元具有4個電晶體及兩個負載電阻。DRAM的應用比SRAM更廣泛，因為DRAM在晶片集成及製造過程方面比SRAM更有效率。
今天，中央處理單元(CPU)在工作速率上有了比DRAM更顯著的改進。結果，因為存儲裝置的工作速率低於CPU的工作速率而產生很多問題。為克服上述問題，已對存儲裝置提出了多種方案，用於高速數據傳輸。
圖1所示為2003年10月29日提出的題為「SEMICONDUCTOR MEMORYDEVICE WITH REDUCED DATA ACCESS TIME」的共有的尚未授權的美國專利申請中所揭示的一種習知半導體存儲裝置內的一部分的框圖，在這裡加以參考引用。
如圖所示的存儲體包含一單元區10、一終端塊(tag block)30、一預定單元塊表20及一控制塊40。該單元區10具有N+1個單位單元塊以及一數據閉鎖塊70。同時，每一個單位單元塊內都有M個字線耦合到多個單位單元上。其中M和N都是正整數。其中，N為8而M為256。另外，存儲裝置的尺寸，即儲存容量，是通過除額外單位單元塊以外被計算出來的。即，該存儲體的尺寸為M(字線的數目)×N(單位單元塊的數目)×(位線的數目)。該預定單元塊表20包含多個用於儲存預定重存單元塊地址信息的寄存器。該預定重存單元塊地址信息含有(8+1)×256個字線地址中的至少一個預定重存單元塊地址。該終端塊30根據該預定重存單元塊地址信息，產生對應於一存取單元塊地址的目標重存單元塊。該控制塊40控制該預定單元塊表20、單元區10及終端塊30，以支持一單元塊交插模式，當依序在相同的存儲體內發生至少兩次數據存取時，這種模式能在不降低數據存取時間的情況下使得存儲裝置高速工作。
其中，將單元塊交插模式定義為這樣工作，在將用以響應一當前指令的當前數據重存於一原始單元塊或是另一單元塊內時，同時從相同的單元塊輸出下一個數據，以響應下一個指令。
除此之外，將一行地址輸入到對應於8×256個字線的存儲裝置的控制塊40上，而將其它字線，即額外單元塊的256個字線指定為預定字線。然而，各預定字線都不是固定的，會在存儲裝置的工作期間發生改變。
圖2所示為圖1所示的終端塊30的框圖。
如圖所示，該終端塊30包含8+1個單位終端表232A到232I、8+1個比較器300A到300I、一單元塊地址解碼器230；一單元塊地址編碼器234及一終端控制單元238。
該單元塊地址解碼器230接收由該預定單元塊表20輸出的可用重存單元塊地址Extra_BA，並選出單位終端表232A到232I之一，以響應該可用重存單元塊地址Extra_BA。然後，比較器例如300A將根據所選出的單位終端表來轉換當前行地址Cur_RA的地址與邏輯單元塊地址Cur_LBA作比較。最後，該單元塊地址編碼器234輸出一為響應該比較結果而被編碼的當前重存實體單元塊地址Cur_PBA。其中，每一個單位終端表232A到232I都儲存有對應於各單位單元塊的N×256個字線的重存單元塊地址信息。
該終端塊30還包含一延遲單元236，以便使該當前重存實體單元塊地址Cur_PBA延遲一個時鐘周期，以便對一重存單元塊進行存取操作。
其中，每一個單位終端表232A到232I都具有256個寄存器，因為該邏輯單元塊地址Cur_LBA的數目為8，因此一個寄存器LBA由三個位構成。例如，第一單位終端表232A儲存有第一單位單元塊所包含的每256個字線對應的那一個邏輯單元塊的信息，而該第二單位終端表232B則儲存有第二單位單元塊所包含的每256個字線對應的那一個邏輯單元塊的信息。
除此之外，每一個單位終端表232A到232I中，第一寄存器0儲存邏輯單元塊地址以響應每一個單位單元塊的字線『WL0』，第二寄存器1儲存邏輯單元塊地址以響應每一個單位單元塊的字線『WL1』，第256寄存器255儲存邏輯單元塊地址以響應每一個單位單元塊的字線『WL255』。
例如，參照該第一單位終端表232A，該第一寄存器0儲存『1』，第256寄存器255儲存『7』。也就是說，第一單位單元塊中，該第一字線WL0對應第二邏輯單位單元塊的第一字線WL0，該第256字線WL255對應第八邏輯單位單元塊的第256字線WL255。
圖3所示為圖1所示的預定單元塊表20的框圖。
如圖所示，該預定單元塊表20包含256個寄存器，每個寄存器都儲存有預定重存單元塊地址信息。該預定重存單元塊地址信息則包括一預定重存單元塊地址。因為該實體單位單元塊的數目為9，因此一個預定重存單元塊地址由四個位構成。該預定重存單元塊地址信息代表的是一對應於該單位單元塊的存取字線的待重存目標單元塊。
例如，參照每一個寄存器內所儲存的預定重存單元塊地址，該第一寄存器0儲存『1』，第二寄存器1儲存『3』。也就是說，該第一字線WL0的預定字線是第二單位單元塊的第一字線WL0，該第二字線WL1的預定字線是第四單位單元塊的第二字線WL1。其中，在存儲裝置的工作過程中，連續地更新該預定單元塊表的256個寄存器。
該預定單元塊表20接收一當前行地址Cur_RA、一先前行地址Pre_RA以及一先前重存實體單元塊地址Pre_PBA。同時，可通過更新信號EBT_UPDATE來更新預定單元塊表120。該預定單元塊表120將一可用重存單元塊地址Extra_BA輸出到該終端塊30上。
圖4所示為圖1所示的存儲裝置工作的時序圖；特別顯示當在圖1所示8+1個單位單元塊中的相同單位單元塊內依序存取第一和第二數據時進行的單元塊間交插模式。
以下，將參照圖1到圖4說明圖1所示的存儲裝置的工作過程。
在相同單位單元塊內依序存取第二數據時，使用額外單位單元塊重存第一數據。如圖5所示，將第一數據儲存到耦合於第一字線WL0上的各單位單元內，將第二數據儲存到耦合於相同單位單元塊的第二字線WL1上的各單位單元內。
首先在第一時序周期t0上，激活例如第一單位單元塊_1的第一字線WL0，以響應第一指令CD0；然後感測並放大用以響應第一字線WL0的第一數據。
假如該第一指令CD0為一讀取指令，則輸出數據閉鎖塊70內所閉鎖數目為K的數據中用以響應該第一指令CD0的數據；否則假如該第一指令CD0為一寫入指令，則可通過輸入外部電路的數據來重寫數據閉鎖塊內所閉鎖數目為K的數據中用以響應該第一指令CD0的數據。
在第二時序周期t1上，首先激活例如第一單位單元塊1630_1的第二字線WL1，以響應第二指令CD1；同時，激活例如第三單位單元塊1630_3的第一字線WL0。
然後，感測並放大用以響應第二字線WL1的第二數據；同時，將第一數據重存到用以響應第三單位單元塊1630_3的第一字線WL0的各單位單元內。
如上所述，可自習知存儲裝置的數據存取時間中確實地消除數據重存時間，因為可在用以響應當前指令的第一數據重存期間通過下一個指令進行第二數據的感測及放大操作。因此，可有效地減少數據存取時間因此實現存儲裝置的高速工作。除此之外，習知存儲裝置中可簡單地只通過改變數據的單元塊地址來簡化其數據重存操作。
另一方面，以下將要說明的是當8+1個單位單元塊(未標示)中的每一個不同單位單元塊內依序存取第三和第四數據時進行的單元塊內交插模式。
與單元塊間內交插模式相反，在從另一單位單元塊輸出第四數據的同時將由某一單位單元塊輸出的第三數據儲存於原始的單位單元塊內。
此例中，可自習知存儲裝置的數據存取時間中確實地消除數據重存時間，因為可在用以響應當前指令的第三數據重存期間通過下一個指令進行第四數據的感測及放大操作。
習知存儲裝置中，使用電容器儲存數據。即，習知存儲裝置中，應該進行刷新操作，以避免丟失單位單元內所儲存的數據。
圖1所示的習知存儲裝置於未通過輸入指令及地址進行存取的每一個單位單元塊內執行刷新操作。即在未對所儲存數據進行存取期間激活每一個單位單元塊內的所有字線，以便感測並放大用以響應所激活字線的數據，並將經放大的數據重存於原始單位單元或是其它單位單元內。
其中，在習知存儲裝置內存取數據時，激活每一個單位單元塊內的所有字線。即，不需要激活每一個單位單元塊內所包含的某些字線，因為將數據儲存於每一個單位單元塊內的所有單位單元內的情況是罕見的。結果，不必要地激活每一個單位單元塊內的所有字線以便進行刷新操作，這與用以響應一已激活字線的各單位單元是否儲存數據無關。
發明內容
因此，本發明的目的是提供一種用於減少刷新操作的時間的半導體存儲裝置及方法，以便進行高速數據存取，使得數據重存時間不再嚴重地影響數據存取時間。
根據本發明的一方面，提供了一種用於刷新存儲裝置內所儲存數據的半導體裝置，包含單元區，具有N+1個單位單元塊，每一個單位單元塊內都有M個分別耦合到多個單位單元上的字線；終端塊，具有N+1個單位終端塊，每一個單位終端塊都儲存有至少一個代表儲存有數據的行地址的實體單元塊地址；及控制塊，用於控制該終端塊及預定單元塊表，以刷新耦合於一字線上的多個單位單元內的數據，以響應該實體單元塊地址。
根據本發明的另一方面，提供了一種半導體存儲裝置的刷新方法，其中該半導體存儲裝置包含單元區，具有N+1個單位單元塊，每一個單位單元塊內都有M個分別耦合到多個單位單元上的字線；終端塊，具有N+1個單位終端塊，而每一個單位終端塊都具有M個寄存器，以感測數據的更新操作；該方法包括下列步驟(A)啟動一刷新模式；(B)通過對各儲存有邏輯塊地址的(N+1)×M個第二寄存器進行解碼來找到至少一個實體塊地址；以及(C)在所選出的單位單元塊內執行刷新操作。
通過下述優選實施例結合附圖的描述，本發明的上述及其它目的與特點將會變得更加明顯，其中圖1所示為一種習知半導體存儲裝置內某一部分的框圖。
圖2所示為圖1所示的預定單元塊的示例框圖。
圖3所示為圖1所示的終端塊的示例框圖。
圖4所示為圖1所示的存儲裝置操作的時序圖。
圖5所示為本發明的半導體存儲裝置內的部分框圖。
圖6所示為本發明的半導體存儲裝置內的終端塊的詳細框圖。
圖7所示為本發明的半導體存儲裝置刷新操作的流程圖。
具體實施例方式
下面參考附圖詳細描述本發明具有終端塊的半導體存儲裝置。
圖5所示為本發明的半導體存儲裝置內的部分框圖。
如圖所示，該部分包含一預定單元塊表520、一終端塊530、一控制塊540及一單元區510。
該單元區510具有N+1個單位單元塊512A到512I，每一個單位單元塊都有用於響應一行地址的M個字線。其中，M和N都是正整數，如8和256。同時，該單元區510還具有一數據閉鎖塊514，以閉鎖由每一個單位單元塊輸出的數據或是從外部電路輸入的數據。
具有256個第一寄存器的該預定單元塊表520用於儲存信息，其中使用該信息，(N+1)×M個字線中，至少一條以上被指定為預定可重存字線。每一個第一寄存器含有4個位，因為該單元區510由九個單位單元塊構成。即，該預定單元塊表520包含M個第一寄存器，以儲存有關N+1個實體單元塊中那一個單位單元塊具有M個預定字線的信息，每一個第一寄存器都含有3+1個位。
該終端塊530接收該行地址，感測所指定的用於對N個單位單元塊之一進行存取操作的邏輯單元塊地址，並將該邏輯單元塊地址轉換成所指定的用於對N+1個單位單元塊之一進行存取操作並輸出該實體單元塊地址的一實體單元塊地址。其中，在耦合於一字線上的各單位單元塊內執行刷新操作，以響應該終端塊內所儲存的實體單元塊地址。也就是說，該終端塊530具有N+1個單位終端塊，而每一個單位終端塊都儲存了代表儲存有數據的行地址的至少一個實體單元塊地址。
該控制塊540控制該終端塊530及預定單元塊表520，以激活由該實體單元塊地址選出的一單位單元塊上的一條字線。
圖6所示為本發明的半導體存儲裝置內的終端塊530的詳細框圖。
如圖所示，該終端塊530包含一單元塊地址解碼器630、N+1個單位終端表532A到532I；N+1個比較器600A到600I、一單元塊地址編碼器634以及終端控制塊638。
該終端塊530還包含一延遲單元636，用於將該當前重存實體單元塊地址Cur PBA延遲一個時鐘周期，以便對一重存單元塊進行存取操作。
將N+1個單位終端表532A到532I除外，本發明的終端塊530類似於圖2所示的習知終端塊。因此，這裡只對N+1個單位終端表532A到532I加以說明。
其中，該終端塊530包含對應於圖5所示的單元區510內第一到第九單位單元塊512A到512I的9個單位終端表532A到532I。每一個單位終端表都具有256個對應於每一個單位單元塊例如512A所包含的字線數目的第二寄存器。每一個第二寄存器包括一第三寄存器，具有X位用於儲存用以響應N個單位單元塊的邏輯單元塊地址，其中X至少為log2N；以及一第四寄存器，用於感測該第三寄存器內所儲存數據的更新操作。其中，N為8。因此，該第三寄存器為3位寄存器。
圖7所示為本發明的存儲裝置的工作流程圖。以下將參照圖5到圖7詳細說明本發明的半導體存儲裝置的刷新操作。
一種半導體存儲裝置的刷新操作包含下列步驟第一步驟S1，啟動刷新模式；第二步驟S2，通過對各儲存有邏輯塊地址的(N+1)×M個第二寄存器進行解碼來找到至少一個實體塊地址；第三步驟S3，對該預定單元塊內M個第一寄存器所儲存的數值進行解碼；以及第四步驟S4，除了被指定為預定字線的字線外，在具有所選出實體塊地址的字線上執行刷新操作。其中，N為8，M為256。
除此之外，該第二步驟S2包含第五步驟S5，用於對該預定單元塊內M個第三寄存器進行解碼，以找到分別將M個預定字線指定到N+1個單位單元塊中的那一個單位單元塊。
如上所述，本發明中可感測出是否已將數據儲存到耦合於每一個字線上的各單位單元內。結果，因為只在儲存有數據的單位單元上執行刷新操作，因此顯著地減少了用於刷新操作的操作時間。
為了對儲存有數據的單位單元即耦合於儲存有數據的單位單元上的字線進行感測，該單位終端表內所包含的第二寄存器具有4個位，即該第三寄存器(3個位)及第四寄存器(1個位)。因此，該單位終端表例如432A指的是一尺寸為4×256位的內存單元。
假如對第一字線內所儲存的數據進行存取，使用該單位終端表內用以響應該第一字線的第二寄存器，以便將該邏輯單元塊地址轉換成實體單元塊地址。可在存取數據的任何時候，對第二寄存器內用以響應該第一字線的第四寄存器進行更新。例如，假如將數據儲存於用以響應由第一單位終端表432A的第二寄存器『0』轉換的第一字線的各單位單元內，則第二寄存器『0』內所包含的第四寄存器更新為『1』。然後在刷新操作期間，假如單位終端表內的每一個第四寄存器都是『1』，則很容易知道用以響應該第四寄存器的各單位單元儲存有該數據。
除此之外，本發明的半導體存儲裝置使用該預定單元塊表520來高速存取數據。該預定單元塊表520內有256個第一寄存器進行數據重存。
假如將單位單元塊例如512A的字線指定為預定字線，則不需要在用以響應該字線的各單位單元內進行刷新操作。因此，應該在除了該預定單元塊表520內被指定為M個預定字線之外的字線上執行刷新操作。
因此，在除了被指定為預定字線的各字線之外用以響應該單位終端表的第四寄存器(儲存『1』)的字線上執行該刷新操作。
結果，通過減少用於刷新操作的操作期間，具有本發明的終端塊的半導體存儲裝置可在更高速率下操作並減少了耗電。
雖然結合具體實施例對本發明進行了描述，但顯而易見的是，本領域的技術人員可以在不脫離下述權利要求所定義的本發明範圍的情況下，做出各種變化和修改。
權利要求
1.一種用於刷新存儲裝置內所儲存數據的半導體裝置，包含單元區，具有N+1個單位單元塊，每一個單位單元塊內都有M個分別耦合到多個單位單元上的字線；終端塊，具有N+1個單位終端塊，每一個單位終端塊都儲存有至少一個代表儲存有數據的行地址的實體單元塊地址；及控制塊，用於控制該終端塊及預定單元塊表，以刷新耦合於一字線上的多個單位單元內的數據，以響應該實體單元塊地址。
2.如權利要求1所述的半導體裝置，還包括預定單元塊表，用於儲存代表儲存有數據的M個字線中至少一條以上的字線信息。
3.如權利要求1所述的半導體裝置，其中該終端塊包含N+1個單位終端表，具有M個寄存器，以便儲存代表儲存有數據的行地址的至少一個實體單元塊地址；N+1個比較器，用於檢查該寄存器內所儲存的信息，以便選出該單位單元塊內具有由該行地址感測到的邏輯單元塊地址的一條字線；編碼器，通過對N+1個比較器的比較結果進行編碼來輸出該實體單元塊地址；以及終端控制塊，用於控制N+1個單位終端表、N+1個比較器及該編碼器。
4.如權利要求3所述的半導體裝置，其中該單位終端表的每一個寄存器都包含第一寄存器，具有X位，用於儲存用以響應N個單位單元塊的邏輯單元塊地址，其中X至少為log2N；以及第二寄存器，用於感測該第一寄存器內所儲存數據的更新操作。
5.如權利要求3所述的半導體裝置，其中該終端塊還包含解碼器，用於接收候選信息，並輸出該邏輯單元塊。
6.如權利要求2所述的半導體裝置，其中該預定單元塊表包含M個第三寄存器，用於儲存N+1個實體單位單元塊中那一個具有M個預定字線的單位單元塊信息，每一個第三寄存器都含有X+1個位。
7.一種半導體存儲裝置的刷新方法，其中該半導體存儲裝置包含單元區，具有N+1個單位單元塊，每一個單位單元塊內都有M個分別耦合到多個單位單元上的字線；終端塊，具有N+1個單位終端塊，而每一個單位終端塊都具有M個寄存器，以感測數據的更新操作；該方法包括下列步驟(A)啟動一刷新模式；(B)通過對各儲存有邏輯塊地址的(N+1)×M個第二寄存器進行解碼來找到至少一個實體塊地址；以及(C)在所選出的單位單元塊內執行刷新操作。
8.如權利要求7所述的方法，其中該步驟(C)包含下列步驟(D)對該預定單元塊內的M個第三寄存器進行解碼，以找到分別將M個預定字線指定到N+1個單位單元塊中的那一個單位單元塊，其中在除了被指定為M個預定字線之外的字線上執行刷新操作。
全文摘要
一種用於刷新存儲裝置內所儲存數據的半導體裝置，包含單元區，具有N+1個單位單元塊，每一個單位單元塊內都有M個分別耦合到多個單位單元上的字線；終端塊，具有N+1個單位終端塊，每一個單位終端塊都儲存有至少一個代表儲存有數據的行地址的實體單元塊地址；及控制塊，用於控制該終端塊及預定單元塊表，以刷新耦合於一字線上的多個單位單元內的數據，以響應該實體單元塊地址。
文檔編號G06F13/00GK1551232SQ20041003745
公開日2004年12月1日 申請日期2004年4月29日 優先權日2003年4月30日
發明者洪祥燻, 安進弘, 高在範, 金世埈 申請人:海力士半導體有限公司