快閃記憶體結構的製作方法
2023-12-01 20:10:11
快閃記憶體結構的製作方法
【專利摘要】本發明提供一種快閃記憶體結構，所述結構包括一襯底和設置在該襯底上的有源區層和柵極層：所述有源區層設置有若干根平行排列的位線和垂直於所述位線的若干根平行排列的字線；每根所述字線均與8N根位線電連接，且與一根所述字線電連接的所有位線上的第一有源區之間電連接；其中，所述第一有源區為源極，所述N為正整數。本發明設計的快閃記憶體結構，通過利用一根不具備存儲性能的引線為其所在的字線上的若干根位線提供一個公共源極，使整個字線存儲單元只需要一個接觸孔連接源極，縮小了相鄰兩個平行柵極之間的水平距離，從而縮小了單個存儲單元的面積，減小了快閃記憶體晶片的面積，進而提高了存儲密度。
【專利說明】快閃記憶體結構
【技術領域】
[0001]本發明涉及半導體製造【技術領域】，尤其涉及一種快閃記憶體結構。
【背景技術】
[0002]快閃記憶體以其便捷，存儲密度高，可靠性好等優點成為非揮發性存儲器中研究的熱點。從二十世紀八十年代第一個快閃記憶體產品問世以來，隨著技術的發展和各類電子產品對存儲的需求，快閃記憶體被廣泛用於手機，筆記本，掌上電腦和U盤等移動和通訊設備中，快閃記憶體為一種非易變性存儲器，其運作原理是通過改變電晶體或存儲單元的臨界電壓來控制門極通道的開關以達到存儲數據的目的，使存儲在存儲器中的數據不會因電源中斷而消失，而快閃記憶體為電可擦除且可編程的只讀存儲器的一種特殊結構。如今快閃記憶體已經佔據了非揮發性半導體存儲器的大部分市場份額，成為發展最快的非揮發性半導體存儲器。
[0003]一般而言，快閃記憶體具有兩個柵極，如圖1-2所示，一浮置柵極14與一控制柵極16，其中浮置柵極14用以存儲電荷，控制柵極16則用以控制數據的輸入與輸出。浮置柵極14的位置在控制柵極16之下，由於與外部電路並沒有連接，是處於浮置狀態。控制柵極16則通常與字線(Word Line)連接。快閃記憶體的優點是其可針對整個存儲器區塊進行擦除，且擦出速度快，約只需要I至2秒。因此，快閃記憶體已廣泛運用在各種電子消費產品上，例如:數位相機、數碼攝像機、行動電話、手提電腦或隨身聽等。
[0004]在集成電路晶片上製作高密度的半導體元件時，必須考慮如何縮小每一個存儲單元(Memory Cell)的大小與電力的消耗，在傳統的平面電晶體設計中，為了獲得一更小尺寸的存儲單元，必須儘量將電晶體的下層柵極22、上層柵極22丨與接觸孔21的距離長度a縮短，以減少存儲單元的橫向面積。而常規的代碼型快閃記憶體版圖在漏極11、源極12以及柵極均有接觸孔引出，能夠很好的實現快速隨機讀取的功能。但是隨之帶來的是晶片尺寸太大，成本太高。主要原因是源和漏端接觸孔的引入導致源極12和漏極11端尺寸變大，進而影響整個晶片的面積。
[0005]中國專利(CN101640205A)公開了一種快閃記憶體，包括:源極和漏極，與襯底相連；浮柵氧化膜，位於襯底之上；選擇柵，形成於浮柵氧化膜之上，且位於源極和漏極之間:第一浮柵，形成於浮柵氧化膜之上，且位於源極和選擇柵之間，第一浮柵為納米矽:第二浮柵，形成於浮柵氧化膜之上，且位於漏極和選擇柵之間，第二浮柵為納米矽；第一控制柵氧化膜和第二控制柵氧化膜，分別形成於第一浮柵和第二浮柵之上；第一控制柵和第二控制柵，分別位於第一控制柵氧化膜和第二控制柵氧化膜之上。該發明提供的快閃記憶體的浮柵採用納米矽，相比於多晶矽材料，增加了快閃記憶體面積的可再縮的能力。
[0006]中國專利(CN101442075A)公開了一種快閃記憶體，包括:一基底；一形成於該基底上的第一絕緣層；一設置於該第一絕緣層上的控制柵極；以及兩個分別和該基底共平面的浮置柵極，其分別設置於該控制柵極的兩側。由於控制柵極可同時控制兩個浮置柵極，因此可同時進行兩組數據的輸入與輸出，對元件效率的提升確有實質性幫助。且因設計原理來自浮置柵極數量的增加，而非柵極尺寸的微縮，因此，又可避免因尺寸微縮造成的例如短溝道效應或熱載流子效應的缺點。
[0007]上述兩項專利雖然公開了一種有效的提高快閃記憶體晶片的存儲密度的方法，但並未涉及到本發明中對快閃記憶體晶片存儲單元的結構改進。
【發明內容】
[0008]鑑於上述問題，本發明提供一種快閃記憶體結構，克服了現有技術中由於柵極、源極和漏極均有接觸孔引出，而造成的晶片尺寸較大以及晶片製造成本較高的問題。
[0009]本發明解決技術問題所採用的技術方案為:
[0010]一種快閃記憶體結構，其特徵在於，所述結構包括一襯底和設置在該襯底上的有源區層和柵極層:
[0011]所述有源區層設置有若干根平行排列的位線和垂直於所述位線的若干根平行排列的字線；
[0012]每根所述字線均與SN根位線電連接，且與一根所述字線電連接的所有位線上的第一有源區之間電連接；
[0013]其中，所述第一有源區為源極，所述N為正整數。
[0014]上述的快閃記憶體結構，其中，所述柵極層包括:
[0015]隧穿氧化層，所述隧穿氧化層覆蓋於任意所述位線的源極與漏極之間的位置上方；
[0016]浮柵層，所述浮柵層完全覆蓋於所述遂穿氧化層的上表面，且不與所述隧穿氧化層下方的所述有源區層接觸；
[0017]絕緣層，所述絕緣層完全覆蓋於所述浮柵層的上表面，且不與所述浮柵層下方的所述隧穿氧化層接觸；
[0018]控制柵層，所述控制柵層完全覆蓋於所述絕緣層的上表面，且不與所述絕緣層下方的所述浮柵層接觸。
[0019]上述的快閃記憶體結構，其中，所述隧穿氧化層的材質為二氧化矽，所述浮柵層和所述控制柵層的材質均為多晶矽，所述絕緣層材質為二氧化矽/氮化矽/ 二氧化矽。
[0020]上述的快閃記憶體結構，其中，任意所述字線下設置8/16/24/32根位線和一根引線。
[0021]上述的快閃記憶體結構，其中，所述位線和所述引線的長度和寬度均相同。
[0022]上述的快閃記憶體結構，其中，所述柵極層包括若干柵極，且任意所述柵極的長度由其對應的引線和位線的數量決定。
[0023]上述的快閃記憶體結構，其中，所述位線的源極和漏極均為η型。
[0024]上述的快閃記憶體結構，其中，對所述源極之間的區域進行離子注入工藝，以使所述源極之間電連接。
[0025]上述的快閃記憶體結構，其中，完成所述柵極層製備後，利用光刻版圖對所述源極之間的區域進行離子注入工藝。
[0026]上述的快閃記憶體結構，其中，在所述引線的所述第一有源區上方，設置一個接觸孔。
[0027]上述技術方案具有如下優點或有益效果:
[0028]本發明設計的快閃記憶體結構，利用一根不具備存儲性能的引線為其所在的字線下的SN根位線提供一個公共源極，並採用離子注入的方式使得該8Ν根位線的源極電連接，即整個字線存儲單元只需要一個源極接觸孔，從而縮小了相鄰兩個平行柵極之間的距離，以進一步縮小單個存儲單元的面積，進而減小了快閃記憶體晶片的面積，提高了存儲密度。
【專利附圖】
【附圖說明】
[0029]參考所附附圖，以更加充分的描述本發明的實施例。然而，所附附圖僅用於說明和闡述，並不構成對本發明範圍的限制。
[0030]圖1是本發明浮控柵極式快閃記憶體的剖面結構示意圖；
[0031]圖2是本發明浮控柵極式快閃記憶體的俯視結構示意圖；
[0032]圖3是本發明【背景技術】中快閃記憶體晶片中存儲單元的俯視結構示意圖；
[0033]圖4是本發明實施例中快閃記憶體晶片中存儲單元的俯視結構示意圖。
【具體實施方式】
[0034]本發明的核心思想是通過在同一根字線下的SN根位線中，設置一個不具備存儲功能的引線，同時各位線的源極上均不再設置接觸孔。然後，當該快閃記憶體晶片完成柵極的設置後，可利用重新設置的一層光刻版圖在所有的位線和引線的第一有源區的矽注入砷離子或磷離子(也可通過注入其他離子或其他工藝，只要能夠使得所有的位線均與所述引線電連接，進而形成一個公共源即可)，使位線的第一有源區之間電連接，形成一個公共源，並在引線的第一有源區上設置接觸孔，其中，上述第一有源區為源極。
[0035]進而使整個字線只需要一個源極接觸孔，從而縮短了兩條平行柵極之間的間距。
[0036]下面結合附圖對本發明方法進行詳細說明。
[0037]如圖1和圖4所示，本實施例涉及一種快閃記憶體結構，其採用第一有源區為源極的設計方案，包括一襯底10和設置在襯底上的有源區層和柵極層，結構如圖1所示:
[0038]有源區層設置有SN根平行排列的位線和垂直於上述位線I的若干根平行排列的字線；其中，每根上述字線均與8N根位線電連接，且與一根上述字線電連接的所有位線I的公共源極12 』共用一個接觸孔21 』，N為正整數(例如:N=1，N=2，或N=3);柵極層包括若干條橫向排列的柵極23組成；且柵極層覆蓋於有源區層上方；引線上的接觸孔21 '連接公共源極12丨，上述公共源極12 '為圖4中虛線所圍部分。
[0039]在本實施例中，當上述8N個位線的源極12均共用一個接觸孔21 ;時，每個位線的漏極11各連接有一個接觸孔21，即各個位線的漏極之間均絕緣隔離。
[0040]優選的，位線I和引線2的線寬相同，線長相同；且位線I和引線2的源極12和漏極11為η型；且每根字線下，設置一根引線2，一個柵極21，同時設置的位線數量為8、16、24或32根，上述柵極21的長度由位線I的數量決定，本實施例內優選為8根平行排列的位線設計為例(圖中未全部示出)。
[0041]其中，如圖1所示,柵極層還包括:
[0042]隧穿氧化層13 ;浮柵層14，浮柵層14完全覆蓋與遂穿氧化層13上表面，且不與隧穿氧化層13下方的有源區層接觸；絕緣層15，絕緣層15完全覆蓋與浮柵層14上表面，且不與浮柵層14下方的隧穿氧化層13接觸；控制柵層16，控制柵層16完全覆蓋與絕緣層15上表面，且不與絕緣層15下方的浮柵層14接觸。
[0043]優選的，隧穿氧化層13的材質為二氧化矽，浮柵層14和控制柵層16的材質均為多晶矽，絕緣層15材質為二氧化矽/氮化矽/ 二氧化矽，即該絕緣層按照從下至上的順序依次為二氧化矽層、氮化矽層、二氧化矽層形成的堆疊結構。
[0044]由於本實施例中，整條字線下各存儲單元的的源極相互電連接，只需要設置一個接觸孔21'，故柵極23與上層柵極23 '可採用如圖4所示方式設置，縮小了故柵極23與上層柵極23'的間距。
[0045]為實現上述結構，本實施例優選採用如下工藝:
[0046]首先，如圖3所示現有技術中的快閃記憶體的生產工藝流程，製備有源區層與柵極層，工藝調整處為將柵極層的版圖設計為如圖4所示的弓形結構，以縮小相鄰平行柵極之間的距離，而其餘工藝細節與全部的工藝流程為本領域公知常識，於此不與贅述。
[0047]在完成有源區層與柵極層的製備後，新設置一層版圖對公共源極12 '進行離子注入工藝，即對圖4中虛線所示區域進行離子注入，使整個公共源極12 』的矽導電，優選注入的離子採用砷或磷，上述版圖的具體結構設計由字線下位線的數量決定。
[0048]然後再整塊晶片上設置一層絕緣介質層，並刻蝕接觸孔21和接觸孔21丨。
[0049]由上述實施例可知，通過利用一層新設置的版圖對任意上述字線下所有的位線與引線的公共源極進行離子注入工藝，是各根位線與引線的源極電連接，而後在上述的引線的源極處設置一個接觸孔，縮小了相鄰兩個平行柵極之間的水平距離，減小了任意一個字線所需要的面積，進而提改了該存儲晶片的存儲密度。
[0050]綜上所述，本發明的快閃記憶體結構通過利用一根不具備存儲性能的引線為其所在的字線上的若干根位線提供一個公共源極，使整個字線存儲單元只需要一個接觸孔連接源極，縮小了相鄰兩個平行柵極之間的水平距離，從而縮小了單個存儲單元的面積，減小了快閃記憶體晶片的面積，進而提高了存儲密度。
[0051]對於本領域的技術人員而言，閱讀上述說明後，各種變化和修正無疑將顯而易見。因此，所附的權利要求書應看作是涵蓋本發明的真實意圖和範圍的全部變化和修正。在權利要求書範圍內任何和所有等價的範圍與內容，都應認為仍屬本發明的意圖和範圍內。
【權利要求】
1.一種快閃記憶體結構，其特徵在於，所述結構包括一襯底和設置在該襯底上的有源區層和柵極層: 所述有源區層設置有若干根平行排列的位線和垂直於所述位線的若干根平行排列的字線； 每根所述字線均與8N根位線電連接，且與一根所述字線電連接的所有位線上的第一有源區之間電連接； 其中，所述第一有源區為源極，所述N為正整數。
2.如權利要求1所述的快閃記憶體結構，其特徵在於，所述柵極層包括: 隧穿氧化層，所述隧穿氧化層覆蓋於任意所述位線的源極與漏極之間的位置上方； 浮柵層，所述浮柵層完全覆蓋於所述遂穿氧化層的上表面，且不與所述隧穿氧化層下方的所述有源區層接觸； 絕緣層，所述絕緣層完全覆蓋於所述浮柵層的上表面，且不與所述浮柵層下方的所述隧穿氧化層接觸； 控制柵層，所述控制柵層完全覆蓋於所述絕緣層的上表面，且不與所述絕緣層下方的所述浮柵層接觸。
3.如權利要求2所述的快閃記憶體結構，其特徵在於，所述隧穿氧化層的材質為二氧化矽，所述浮柵層和所述控制柵層的材質均為多晶矽，所述絕緣層材質為二氧化矽/氮化矽/ 二氧化矽。
4.如權利要求1所述的快閃記憶體結構，其特徵在於，任意所述字線下設置8/16/24/32根位線和一根引線。
5.如權利要求4所述的快閃記憶體結構，其特徵在於，所述位線和所述引線的長度和寬度均相同。
6.如權利要求4所述的快閃記憶體結構，其特徵在於，所述柵極層包括若干柵極，且任意所述柵極的長度由其對應的引線和位線的數量決定。
7.如權利要求1所述的快閃記憶體結構，其特徵在於，所述位線的源極和漏極均為η型。
8.如權利要求1所述的快閃記憶體結構，其特徵在於，對所述源極之間的區域進行離子注入工藝，以使所述源極之間電連接。
9.如權利要求8所述的快閃記憶體結構，其特徵在於，完成所述柵極層製備後，利用光刻版圖對所述源極之間的區域進行離子注入工藝。
10.如權利要求1所述的快閃記憶體結構，其特徵在於，在所述引線的所述第一有源區上方，設置一個接觸孔。
【文檔編號】H01L27/115GK103928468SQ201410161009
【公開日】2014年7月16日 申請日期:2014年4月21日 優先權日:2014年4月21日
【發明者】周俊, 黃建冬, 洪齊元 申請人:武漢新芯集成電路製造有限公司